2023年集成电路的现状与发展趋势.doc

集成电路的现状与开展趋势 1、国内外技术现状及开展趋势 　　目前，以集成电路为核心的电子信息产业超过了以汽车、石油、钢铁为代表的传统工业成为第一大产业，成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。1999年全球集成电路的销售额为1250亿美元，而以集成电路为核心的电子信息产业的世界贸易总额约占世界GNP的3%，现代经济开展的数据说明，每l~2元的集成电路产值，带动了10元左右电子工业产值的形成，进而带动了100元GDP的增长。目前，兴旺国家国民经济总产值增长局部的65%与集成电路相关；美国国防预算中的电子含量已占据了半壁江山〔2023年为43.6%〕。预计未来10年内，世界集成电路销售额将以年平均15%的速度增长，2023年将到达6000~8000亿美元。作为当今世界经济竞争的焦点，拥有自主版权的集成电路已曰益成为经济开展的命脉、社会进步的根底、国际竞争的筹码和国家安全的保障。 　　集成电路的集成度和产品性能每18个月增加一倍。据专家预测，今后20年左右，集成电路技术及其产品仍将遵循这一规律开展。 集成电路最重要的生产过程包括：开发EDA〔电子设计自动化〕工具，利用EDA进行集成电路设计，根据设计结果在硅圆片上加工芯片〔主要流程为薄膜制造、曝光和刻蚀〕，对加工完毕的芯片进行测试，为芯片进行封装，最后经应用开发将其装备到整机系统上与最终消费者见面。 20世纪80年代中期我国集成电路的加工水平为5微米，其后，经历了3、1、0.8、0.5、0.35微米的开展，目前到达了0.18微米的水平，而当前国际水平为0.09微米〔90纳米〕，我国与之相差约为2-3代。 　　〔1〕设计工具与设计方法。随着集成电路复杂程度的不断提高，单个芯片容纳器件的数量急剧增加，其设计工具也由最初的手工绘制转为计算机辅助设计〔CAD〕，相应的设计工具根据市场需求迅速开展，出现了专门的EDA工具供给商。目前，EDA主要市场份额为美国的Cadence、Synopsys和Mentor等少数企业所垄断。中国华大集成电路设计中心是国内唯一一家EDA开发和产品供给商。 　　由于整机系统不断向轻、薄、小的方向开展，集成电路结构也由简单功能转向具备更多和更为复杂的功能，如彩电由5片机到3片机直到现在的单片机， 用集成电路也经历了由多片到单片的变化。目前，SoC作为系统级集成电路，能在单一硅芯片上实现信号采集、转换、存储、处理和I/O等功能，将数字电路、存储器、MPU、MCU、DSP等集成在一块芯片上实现一个完整系统的功能。它的制造主要涉及深亚微米技术，特殊电路的工艺兼容技术，设计方法的研究，嵌入式IP核设计技术，测试策略和可测性技术，软硬件协同设计技术和安全保密技术。SoC以IP复用为根底，把已有优化的子系统甚至系统级模块纳入到新的系统设计之中，实现了集成电路设计能力的第4次飞跃。 　　〔2〕制造工艺与相关设备。集成电路加工制造是一项与专用设备密切相关的技术，俗称“一代设备，一代工艺，一代产品〞。在集成电路制造技术中，最关键的是薄膜生成技术和光刻技术。光刻技术的主要设备是曝光机和刻蚀机，目前在130nm的节点是以193nmDUV〔Deep Ultraviolet Lithography〕或是以光学延展的248nmDUV为主要技术，而在l00nm的节点上那么有多种选择：157nm DIJV、光学延展的193nm DLV和NGL.在70nm的节点那么使用光学延展的157nm DIJV技术或者选择NGL技术。到了35nm的节点范围以下，将是NGL所主宰的时代，需要在EUV和EPL之间做出选择。此外，作为新一代的光刻技术，X射线和离子投影光刻技术也在研究之中。 　　〔3〕测试。由于系统芯片〔SoC〕的测试本钱几乎占芯片本钱的一半，因此未来集成电路测试面临的最大挑战是如何降低测试本钱。结构测试和内置自测试可大大缩短测试开发时间和降低测试费用。另一种降低测试本钱的测试方式是采用基于故障的测试。在广泛采用将不同的IP核集成在一起的情况下，还需解决时钟异步测试问题。另一个要解决的问题是提高模拟电路的测试速度。 　　〔4〕封装。电子产品向便携式/小型化、网络化和多媒体化方向开展的市场需求对电路组装技术提出了苛刻需求，集成电路封装技术正在朝以下方向开展： 　　①裸芯片技术。主要有COB〔ChipOI1Board〕技术和Flip Chip〔倒装片〕技术两种形式。 　　②微组装技术。是在高密度多层互连基板上，采用微焊接和封装工艺组装各种微型化片式元器件和半导体集成电路芯片，形成高密度、高速度、高可靠的三维立体机构的高级微电子组件的技术，其代表产品为多芯片组件〔MCM〕。 　　③圆片级封装。其主要特征是：器件的外引出端和包封体是在已经过前工序的硅圆片上完成，然后将这类圆片直接切割别离成单个独立器件。 　　④无焊内建层〔Bumpless Build-Up Layer， BBLIL〕技术。该技术能使CPIJ内集成的晶体管数量到达10亿个，并且在高达20GHz的主频下运行，从而使CPU到达每秒1亿次的运算速度。此外，BBUL封装技术还能在同一封装中支持多个处理器，因此效劳器的处理器可以在一个封装中有2个内核，从而比独立封装的双处理器获得更高的运算速度。此外，BBUL封装技术还能降低CPIJ的电源消耗，进而可减少高频产生的热量。 　　〔5〕材料。集成电路的最初材料是锗，而后为硅，一些特种集成电路〔如光电器件〕也采用三五族〔如砷化镓〕或二六族元素〔如硫化镉、磷化铟〕构成的化合物半导体。由于硅在电学、物理和经济方面具有不可替代的优越性，故目前硅仍占据集成电路材料的主流地位。鉴于在同样芯片面积的情况下，硅圆片直径越大，其经济‘性能就越优越，因此硅单晶材料的直径经历了1、2、3、5、6、8英寸的历史进程，目前，国内外加工厂多采用8英寸和12英寸硅片生产，16和18英寸〔450mm〕的硅单晶及其设备正在开发之中，预计2023年左右18英寸硅片将投入生产。 　　此外，为了适应高频、高速、高带宽的微波集成电路的需求，SoI 〔Silicon-on-Insulator〕材料，化合物半导体材料和锗硅等材料的研发也有不同程度的进展。 　　〔6〕应用。应用是集成电路产业链中不可或缺的重要环节，是集成电路最终进入消费者手中的必经之途。除众所周知的计算机、通信、网络、消费类产品的应用外，集成电路正在不断开拓新的应用领域，诸如微机电系统，微光机电系统，生物芯片〔如DNA芯片〕，超导等。这些创新的应用领域正在形成新的产业增长点。 　　〔7〕根底研究。根底研究的主要内容是开发新原理器件，包括：共振隧穿器件〔RTD〕、单电子晶体管〔SET〕、量子电子器件、分子电子器件、自旋电子器件等。技术的开展使微电子在21世纪进入了纳米领域，而纳电子学将为集成电路带来一场新的革命。 2 我国集成电路产业现状 　　我国集成电路产业起步于20世纪60年代，2023年全国集成电路产量为64亿块，销售额200亿元人民币。2023年6月，共有半导体企事业单位〔不含材料、设备〕651家，其中芯片制造厂46家，封装、测试厂108家，设计公司367家，分立期间厂商130家，从业人员11.5万人。设计能力0.18~0.25微米、700万门，制造工艺为8英寸、0.18~0.25微米，主流产品为0.35~0.8微米。 　　与国外的主要差距：一是规模小，2023年，国内生产的芯片销售额仅占世界市场总额的1.5%，占国内市场的20%;二是档次低，主流产品加工技术比国外落后两代；三是创新开发能力弱，设计、工艺、设备、材料、应用、市场的开发能力均不十分理想，其结果是今天受制于人，明天后劲乏力；四是人才欠缺。 　　总之，我国绝大多数电子产品仍处于流通过程中的下端，多数组装型企业扮演着为国外集成电路厂商打工的角色，这种脆弱的规模经济模式，因其附加值极低，致使诸多产量世界第一的产品并未给企业和国家带来可观的收益，反而使掌握关键技术的竞争者通过集成电路打入中国市场，攫取了绝大局部的利润。 3 开展重点和关键技术 　　由于集成电路产品是所有技术的最终载体，是一切研究成果的最终体现，是检验技术转化为生产力的最终标志，所以，产品是纲，技术是目，必须以两个核心产品为龙头，带动两组产品群的开发。利用CPIJ技术开发与之相关的MPU〔微处理器〕、MCU〔微控制器〕、DSP〔数字信号处理器〕等系列产品；利用3C芯片组的技术开发与之相关的DVD、HDTV、数码相机、数码音响等专用集成电路系列产品。因此，未来一段时期，我国应该开发研究以下关键技术。 　　〔1〕亚100纳米可重构SoC创新开发平台与设计工具研究。当前，集成电路加工已进入亚100纳米阶段，与其对应的设计工具尚无成熟产品推向市场，而我国EDA工具产品虽与世界先进水平存有较大差距，但也具备了20多年的技术储藏和经验积累，开发亚100纳米可重构SoC创新开发平台与设计工具是实现我国集成电路产业跨越式开展的重要机遇。 　　该项目主要内容包括：基于亚100纳米工艺的集成电路设计方法学研究与设计工具开发、可重构SoC创新开发平台技术与IP测评技术研究、数模混合与射频电路设计技术研究与设计工具开发等。 　　〔2〕SoC设计平台与SIP重用技术。基于平台的SoC设计技术和硅知识产权〔SIP〕的重用技术是SoC产品开发的核心技术，是未来世界集成电路技术的制高点。 　　项目主要内容包括：嵌入式CPU、DSP、存储器、可编程器件及内部总线的SoC设计平台；集成电路IP的标准、接口、评测、交易及管理技术；嵌入式CPII主频达IGHz，并有相应的协处理器；在信息安全、音视频处理上有10~12种平台；集成电路IP数量达100种以上等。 　　〔3〕新兴及热门集成电路产品开发。项目主要内容包括：64位通用CPU以及相关产品群、3C多功能融合的移动终端芯片组开发〔802.11协议〕、网络通信产品开发、数字信息产品开发、平面显示器配套集成电路开发等。 　　〔4〕10纳米1012赫兹CMOS研究。项目的研究对象为特征宽度为10nm的CMOS器件，主要内容有：Silicon on Insulator〔SOI〕技术、双栅介质结构〔Double Gate Structure〕技术、应变硅衬底〔Strained Si〕技术、高介电常数栅介质技术〔High-k〕、金属电极技术〔Metal Gate〕、超浅结形成技术〔Ultra Shallow Junction〕、低介电常数介质材料〔low-K〕的选择、制备及集成、铜互联技术的完善、CMP技术、清洗技术等。 　　〔5〕12英寸90/65纳米微型生产线。项目主要内容有：等离子体氮化栅SiON薄膜〔等效膜厚1.5nm〕的形成工艺；Hf02、Zr02等新型高介电常数〔high-K〕棚介质的制备方法、high-K/Si界面质量控制、high-K栅介质的稳定性和可靠性，探索金属栅新结构的制备工艺，获得适用于65nm CMOS制造的新型栅叠层〔gate stack〕结构技术；超浅结形成技术、Co-Ni系自对准金属硅化物接触互连技术结合Si/SiGe选择外延技术，探索提升源漏新结构的制备方法、形成超低接触电阻率金半接触体系，获得适用于纳米CMOS制造的新型超浅结和自对准金属硅化物技术；多晶SiGe电极的形成方位，获得低耗尽多晶栅电极、低阻抗的栅电极形成技术；研究铜/低介电常数介质〔Cu/low-K〕制备方法、low-K的稳定性及可加工性、Cu/low-K界面可靠性和质量控制，获得适用于纳米CMOS器件的后端互连技术等。 　　〔6〕高密度集成电路封装的工业化技术。项目主要内容包括：系统集成封装技术、50微米以下的超薄反面减薄技术、圆片级封装技术、无铅化产品技术等。 　　〔7〕SoC关键测试技术研究。项目主要内容包括：通过5~10年，在国内建立假设干个支持千万门级、1GHz、1024Pin的SoC设计验证平台和生产测试平台；SoC设计一测试自动链