基于DE1-SoC的模块化数字系统实验箱的研制_黄霞.pdf

86|电子制作 2023 年 1 月电子基础数字电子技术与 EDA 课程是高等工科院校电类相关专业的学科基础课程，是一门具有理论性、工程性和实践性的课程。数字电子技术与 EDA 实验教学是课程教学环节的重要组成部分。通过实验能够让学生加深对理论知识点的理解，将学到的分析方法和设计理论应用于实践1，培养学生数字系统分析、设计能力及创新能力2，提高发现问题、分析问题和解决问题的工程综合应用能力。而数字系统实验箱是数字电路、EDA 技术以及课程设计的基本实验教学仪器，是保障实验课程顺利开展的必不可少的教学工具。我校使用的数字电路与EDA实验箱，存在几个缺点：(1)布局不合理，逻辑电平的输入区、逻辑电平输出区、集成电路插座与电源接线区位置相距太远，往往容易造成学生接线繁杂，也对实验出现的问题增大了排查难度；(2)采用插针式的接线方式，插拔连接线很容易造成插孔堵塞，连接线更换频繁，增大了维修的工作量；(3)使用的 FPGA 开发板是直接供电，没有电源短路保护，在实验中常出现学生接错线，烧毁开发板的现象。该实验箱已不能满足实验教学的需要。针对上述问题，根据实验室目前运行的实际情况，利用实验室现有的资源，本课题组研制了一款 EDA/SoC 数字系统设计实验开发系统。该实验开发系统采用台湾 Terasic 公司的 FPGA 开发板 DE1-SoC 为基础，扩展和丰富相关课程教学所需的对应外设，并围绕实验装置进行实验教学内容的设计，基本能满足数字电子技术、EDA 技术、SOPC 技术等课程的实验教学需求。1 实验装置总体设计方案本项目以台湾 Terasic 公司的 FPGA 开发板 DE1-SoC为核心，采用核心板加外设接口的模式进行设计。在参考传统数电、EDA 实验箱和自制实验箱的基础上，结合 CDIO 工程教育思想，设计基于 DE1-SoC 的模块化实验平台，不仅满足传统数字逻辑芯片实验的要求，也能满足 Verilog 硬件描述语言的 FPGA 设计实验。整个系统设计框图如图 1 所示。整个系统由 FPGA 开发板 DE1-SoC 模块、FPGA 核心开发板供电电源保护电路模块、逻辑电平输入输出模块、数码管显示、集成芯片插座模块、时钟模块以及供电电源等模块构成。电源模块提供 3 组独立直流电压接线柱：+5V、GND，-5V、GND，+3.3V、GND。数码管数字显示模块由2 个独立的由显示译码器 74LS48 驱动的 7 段共阴数码管组成，可显示 09 共 10 个字符。TTL 逻辑电平输出模块采用LED 进行状态显示，提供 10 组 TTL 逻辑电平输出。TTL 逻辑电平输入模块采用拨码开关控制，提供 10 组 TTL 逻辑电平输入。用红色 LED 表示输入逻辑电平为高，绿色 LED表示输入逻辑电平为低。时钟模块用于产生实验中需要用到的数字信号源，包括上升沿脉冲、下降沿脉冲、10Hz、100Hz、1kHz的方波信号等，提供单次、简单连续脉冲输出。集成芯片插座DE1-SoCFPGA核心开发板时钟数码管显示电源逻辑电平输出逻辑电平输入电源保护电路计算机图 1 系统总体设计框图2 实验装置硬件设计 2.1 DE1-SoC 开发板DE1-SoC 开发套件是围绕 Altera 片上系统（SoC）FPGA 构建的一款强大的硬件设计平台。该平台采用 ALTER公司的 Cyclone V SoC 系列芯片 5CSEMA5F31C6N 作为主控芯片，其内部集成了处理器、可编程逻辑、外围 I/O、板上配有 USB-Blaster II，支持 JTAG 模式，2 个 40Pin 扩展接口，为用户提供了最大的设计灵活性。DE1-SoC 开发套件包含与运行需要 64 位操作系统和现代化的 EDA 设计工具 Quartus II 编译 DE1-SoC 的项目。Quartus II 是 Altera 公司推出的一款 CPLD/FPGA 器件的开发软件，是先进的 EDA 工具软件，能够支持原理图、基于 DE1-SoC 的模块化数字系统实验箱的研制黄霞，张冰洋（中南民族大学 实验教学与工程训练中心，湖北武汉，430074）基金项目：中南民族大学教学研究项目“以任务为导向虚实相结合的电工电子实验教学模式的研究与探索”（编号：JYX20120）；中央高校基本科研业务费专项资金项目“基于NI ELVIS III的虚实融合云服务实验系统研究与设计”（编号：CZQ20019）。摘要：本文设计并研制了一套数字系统实验箱。该实验箱以FPGA开发板DE1-SoC为基础，采用核心板加外设接口的模式进行设计，不仅能实现传统的硬件逻辑设计，还能完成Verilog硬件描述语言的FPGA设计，实现数字系统设计的实验，基本满足实验教学需求。关键词：FPGA；DE1-SoC；数字系统；实验箱DOI:10.16589/11-3571/tn.2023.01.001wwwele169com|87电子基础Verilog、VHDL 以及 AHDL 等多种设计输入形式，内嵌自带的综合器及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程2。简而言之，Quartus II 就是利用电路原理图输入功能输入电路或者将 verilog 或 VHDL 描述的代码变成电路，加载到 FPGA 芯片上运行，通过改变电路的布局、管脚的位置，按需求优化电路等，完成逻辑电路功能仿真，是一款综合性的开发平台3。本实验平台使用的是Quartus II 13.1 版本，采用的是原理图和 Verilog 两种设计输入形式。实验箱不仅满足传统数字逻辑芯片实验的要求，也能满足 Verilog 硬件描述语言的 FPGA 设计实验。2.2 实验装置底板设计所设计的数字系统实验箱采用核心板加底板的方式进行设计，底板布局图如图 2 所示。区域 1 设计定位孔，用于固定 DE1-SoC 核心板；区域 2 为底板与 DE1-SoC 的扩展接口，用 2.54 间距的软排线与底板上的 40Pin 插座连接，DE1-SoC 的扩展接口提供了 5V 和 3.3V 的电源，底板上各个模块的电源均由此提供；区域 3 为底板上的 IO 接口区，采用香蕉头接口，利用香蕉头导线，提高了实验操作的便捷性和稳定性；区域 4 为 IO 端口扩展区域，用于实验时进行IO 端口的扩展；区域 5 为脉冲信号生产区域，利用 555 芯片设计了固定频率的时钟信号和频率可调的时钟信号供数字电路实验使用；区域 6 为面板安装区，采用螺钉固定大小为 12cm6cm 的面包板，满足自行搭建实验电路需要；区域 7 为数码管显示模块，由 74LS48 驱动的 7 段共阴数码管组成；区域 8 放置了两片 14Pin 和 2 片 16Pin 的芯片锁紧座，采用香蕉接头引出，可以满足传统的利用数字逻辑芯片进行数字电路实验的需要；区域 9 放置了两个电位器，用于产生可变的电压信号；区域 10 为开关信号输入和显示区域，分别用 10 个拨码开关和 10 个 LED 用于数字逻辑电路的输入信号和输出信号指示。另外，底板上设计了两个功能扩展区，并设计了创新实验需要的扩展模块，可以用螺钉固定在该位置，在具体实验需要时使用。区域1区域2区域3区域11功能模块扩展区区域4区域10 数字逻辑电平输出区域5区域6区域7区域8区域9区域11 数字逻辑电平输出图 2 底板布局图12345678910111213141516171819202122232425262728293031323334353637383940GPIO0HEADER 20X212345678910111213141516171819202122232425262728293031323334353637383940GPIO1HEADER 20X21D_1_OIPG0D_1_OIPG3D_1_OIPG2D_1_OIPG5D_1_OIPG4D_1_OIPG7D_1_OIPG6D_1_OIPG9D_1_OIPG8D_1_OIPG11D_1_OIPG01D_1_OIPG31D_1_OIPG21D_1_OIPG51D_1_OIPG41D_1_OIPG71D_1_OIPG61D_1_OIPG91D_1_OIPG81D_1_OIPG12D_1_OIPG02D_1_OIPG32D_1_OIPG22D_1_OIPG52D_1_OIPG42D_1_OIPG72D_1_OIPG62D_1_OIPG92D_1_OIPG82D_1_OIPG13D_1_OIPG03D_1_OIPG33D_1_OIPG23D_1_OIPG53D_1_OIPG43D_1_OIPGVCC5V_CoreVCC3P3_CoreNC1A12A23GND4SDA5SCL6NC7VCC8U14AT24C010C31104VCC3P3_CoreR814.7KR824.7KVCC3P3_Core132Q39013132Q49013132Q59013132Q69013R954.7KR964.7KR974.7KR984.7K123SW1CON3VCC5V_CoreR941KVCC21X12X23GND4RST5IO6SCLK7VCC18U13DS1302BT1BATTERYGNDY432.768kHzVCC3P3_Core1 2 3 A4 5 6 B7 8 9 C*0#D1122334455667788J44x4 KeyBoardC1+1V+2C1-3C2+4C2-5V-6T2OUT7R2IN8R2OUT9T2IN10T1IN11R1OUT12R1IN13T1OUT14GND15VCC16U6MAX3232EEAER381KVCC3P3_CoreGND1DQ2VDD3U7DS18B201D_0_OIPG0D_0_OIPG3D_0_OIPG2D_0_OIPG5D_0_OIPG4D_0_OIPG7D_0_OIPG6D_0_OIPG9D_0_OIPG8D_0_OIPGVCC5V_Core11D_0_OIPG01D_0_OIPG31D_0_OIPG21D_0_OIPG51D_0_OIPG41D_0_OIPG71D_0_OIPG61D_0_OIPG91D_0_OIPG81D_0_OIPG12D_0_OIPG02D_0_OIPG32D_0_OIPG22D_0_OIPG52D_0_OIPG42D_0_OIPGVCC3P3_Core72D_0_OIPG62D_0_OIPG92D_0_OIPG82D_0_OIPG13D_0_OIPG03D_0_OIPG33D_0_OIPG23D_0_OIPG53D_0_OIPG43D_0_OIPGDE1-SOC-GPIO0/1162738495J1DB9RX1TX1RX1TX1C8104C9104C10104C11104C12104VCC3P3_CoreUARTVCC3P3_Core=1.5AVCC5V_Core=1A4x4键盘温度传感器I2C存储器实时时钟步进电机SPK1SPEAKER132Q19013R832KR4020KR391KVCC5V_Core蜂鸣器GPIO_1_D0GPIO_1_D8GNDGNDGNDGNDGNDGNDGNDGNDGNDGNDGNDGNDGNDR1084.7KGND+12VC30104GNDON/OFF12D15Red12D3RedModify RS232 060912345J7CON5R11KVCC3P3_Core12J8CON2GNDGPIO_1_D1GPIO_1_D2GPIO_1_D3GPIO_1_D4GPIO_1_D5GPIO_1_D6GPIO_1_D7输出端口GPIO_1_D9GPIO_1_D10GPIO_1_D11GPIO_1_D12GPIO_1_D13GPIO_1_D14GPIO_1_D15GPIO_1_D16GPIO_0_D29GPIO_0_D30GPIO_0_D31GPIO_0_D3212J9CON2FPGA_TXDFPGA_RXD132Q29013R841KR871KVCC5V_Core123U16A3144ER854.7KSPEE