集成电路-ch1.ppt

第一章 集成电路设计概述,集成电路（IC）的发展IC的分类、制造工艺IC设计的要求设计方法及其特点典型的设计流程自顶向下由底向上集成电路设计方法和工具的变革设计系统的结构框架EDA设计工具,1959世界第一块IC诞生于德州仪器和西物电气公司4个晶体管/芯片30年的发展，经历了从SSI、MSI、LSI、VLSI和ULSI的发展，目前可达到：40亿个晶体管/芯片600MHz 4GHz 工作频率0.1um的工艺线宽有人通过计算得到这样的结论：假如用真空电子管而不是集成电路，现在的便携式计算机的内存容量所占体积相当于纽约世界贸易中心；假如按集成电路降价的速度降价，现在的一辆汽车仅需27美元,集成电路（IC）的发展,摩尔定律：,1960年Intel公司创始人之一Gordon Moore预言：集成电路的功能随时间呈指数增长规律。每过18个月,微处理器处理能力增加一倍而价格不变（集成度按18个月翻番）1960提出、1965年发表、1971得到第一次公开验证，IC近40年的发展历史完全证实了Moore的预言目前尽管速度放慢，但仍可至少持续到2012，达物理极限0.05m线宽工艺，2017年？,IC集成度各主要特征与发展阶段,DRAM容量每三年翻两番的发展速度,1965年提出的莫尔定律得到验证（微处理器CPU的发展）从1971年的4004到1996年的Pentium II,摩尔定理还灵吗？,经济摩尔定律纳斯达克指数的摩尔定律（从96个月减至12个月翻番的加速定律）,纳斯达克指数的摩尔定律已耗尽燃料，彻底失效，回到 1995年-2000年已彻底失效。,15年集成电路电路技术发展预测摩尔定律-19952010,技术摩尔定律-仍然有效,芯片发展的摩尔定律（集成度3年翻两番的发展速度）目前尽管速度放慢，但仍可至少持续到2012，达物理极限0.05 m，2017年？光纤带宽需求的超摩尔定律（核心网带宽需求按9个月翻番速度发展）尽管速度放慢，但需求仍达14个月翻番，远高于摩尔定律缺乏能有效消耗带宽资源的应用，特别是视频应用是制约网络技术进一步发展的关键,IC的分类,按处理的信号类型分类模拟IC模拟信号是在一定连续时间范围内和一定连续幅度范围内具有确定值的信号，能表达物理系统状态或行为的信息，或简单地说，是随时间变化的物理量，如电压、电流(或电荷值)、压力、温度和电磁波等对模拟信号进行处理的IC称为模拟IC，如运算放大器、AD和DA转换器、连续时间滤波器、开关电容滤波器、乘法器、调制器和振荡器等,数字IC数字信号是在时间和幅度的某些离散点上有确定值的信号对数字信号进行处理的IC称为数字IC，如控制器、微处理器、ROM和RAM等数-模混合IC由于模拟采样技术和MOS工艺的发展，一个芯片能同时处理数字和模拟两种信号，这种IC称为数-模混合IC数-模混合集成电路的发展，出现了系统级芯片(SOC)，它结合了数字技术和模拟技术，把DA转换器、微处理器和存储器等集成在单个芯片上。,按生产的目的分类 通用集成电路：如微处理器(CPU)芯片、存储器芯片、计算机外围电路芯片等等。这些芯片生产批量大，对电路的性能和芯片的利用率要求高，而对设计的成本、设计周期的要求可以放宽。专用集成电路ASIC(application specific integrated circuit):或用户专用IC(customer specific IC)为某些用户的专门用途而生产的芯片，或者说是除了通用芯片以外的均属于ASIC。其特点与通用IC正相反，并且对EDA(电子设计自动化)工具的要求较高。如半定制、定制特殊电路、PLD和FPGA电路，也包括采用门阵列和标准单元设计并制造的电路。ASSP(application specific standard product)专用的标准产品 这类集成电路也是采用ASIC技术设计和制造的，但它是作为标准产品买给多个用户，它被列入制造商的产品目录中。如LAN用电路、图形处理用集成电路、通信用CODEC等,按设计风格分类 通用集成全定制(full-custom)方式。它主要是基于晶体管级的芯片设计，芯片中的全部器件及互连线的版图都是按照系统要求进行人工设计的，尽量达到密度高、速度快、面积小和功耗低的要求，因此批量生产时经济性好，但是设计开发时间长，设计费用高。只有对于大量生产的通用IC或对性能有特殊要求的电路才适合采用全定制方式。但是最近随着硅编译技术的发展和设计自动化程度的不断提高，EDA工具提供了大量的经过精心设计好的标准化单元，使得全定制设计方法得到越来越广泛的应用。CMOS模拟集成电路的设计也属于这类电路：,半定制(semi-custom)方式。通常是指门阵列(gate-array)和标准单元(standard-cell)的设计方法。半定制芯片设计比较容易，用户一般不需要进行最低层的版图设计，初期投资少，从设计到成品所需的时间短。另外，由于半定制设计有规则的结构，故有利于CAD软件设计。其缺点是芯片的面积比较大，芯片利用率低，适合于要求设计成本低、周期短而生产批量小的芯片设计。,可编程逻辑器件(programmable logic device，PLD)方式其特点是“可编程”，由IC生产厂家提供已经封装好的芯片，芯片的功能由用户使用EDA工具“写入”其中，编程后的芯片便成为专用集成电路。PLD包括可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)、通用阵列逻辑(GAL)、可编程门阵列(PGA)和现场可编程门阵列(FPGA)，其中FPGA的发展最活跃，其产品的等效门可达几十万门。PLD进一步缩短了设计周期，降低了设计成本，有的PLD器件允许用户多次“重写”，大大方便了用户，适合于新产品的试制和小批量的生产。其缺点是：由于芯片内部连线较长，速度慢；芯片的利用率较低，集成度相对较低,包括各种设计方法的ASIC树,1C的制造工艺,双极工艺：这种工艺中基本的有源器件是双极结型晶体管(BJT)，故称双极工艺。这种工艺生产的电路主要是TTL(transistor-transistor-logic)，即晶体管晶体管逻辑以及ECL(emitter-couple-logic)，即发射极耦合逻辑。双极型集成电路的特点是功耗较大，速度比CMOS高(相同工艺水平条件下)，具有较大的负载能力。MOS工艺(metal oxides semiconductor)。PMOS，PMOS器件的电流由空穴传导NMOS,NMOS器件的电流由电子传导由于硅材料中电子的迁移率是空穴的23倍，所以在相同条件下NMOS工艺比PMOS工艺可使电路实现更高的工作速度,MOS工艺(metal oxides semiconductor)。CMOS(complementary metal oxide semiconductor)工艺则包含两种工艺CMOS电路中，NMOS管和PMOS管是成对出现的，其主要特点是功耗低，抗干扰能力强，输出电压范围宽。CMOS工艺的发展已经十分成熟，占据了集成电路市场的绝大部分的份额，并且随着其工艺不断向亚微米和深亚微米发展，产品在速度也已经赶上并超过了TTL工艺。Bi-CMOS混合的双极-CMOS工艺设计。,IC设计的要求,第一：设计时间。设计时间不仅仅影响设计费用和产品成本，而且还会影响到新产品上市参与市场竞争。设计时间过长，会使新产品失去投入市场的机会 第二：设计的正确性。由于集成电路的投片费用高，投片之后的电路是无法修改的，所以集成电路的设计必须保证一次成功。设计失误所带来的不仅仅是投片费用的损失，还有设计时间延误，产品上市的推迟，竞争失败等一系列的损失；随着集成度的增加，在设计中引人错误的几率也随着加大。目前在一个芯片上所集成的往住是很复杂的电路甚至是一个系统，对这样的芯片进行一次修改，所花费的代价是昂贵的。因此，必须保证设计的正确性。,第三，设计成本。每个芯片的成本可以由下式计算而得：CT=CD/V+CP/YN 式中:CT为每个芯片的成本，CD为开发费用，CP为每片硅片的工艺成本，V为芯片的生产数量，Y为平均成品率，N为每片硅片上的芯片数目.对于小批量生产应减小开发费用；对于大批量生产，应增加成品率和每一硅片上的芯片数目第四，产品的性能。集成电路的性能主要取决于所选择的器件结构和电路形式，但是对于高速和低功耗的电路，尤其是深亚微米IC设计，互连线的延时比逻辑门延时大得多，版图设计中的布局与布线对电路性能的影响很大。因此要获得高性能的产品，在版图设计中，布局要尽量减小互连线的长度。,第五，设计的可测试性。集成电路设计的可测试性，是指牺牲一部分芯片面积，引入测试结构或电路，用以检查和发现设计中可能存在的错误和制造工艺中可能出现的问题。因为IC测试费用很高，有的专用集成电路的测试费用高达设计费用的50以上，通过可测性设计，变不可测故障为可测故障，缩短测试时间，减少测试数据量，减少甚至摆脱对昂贵测试设备的依赖，能从根本上降低测试成本。,设计方法及其特点,设计目标：我们希望能在尽可能短的时间内以最低的成本来获得最佳的设计指标，而所用的芯片面积又是最小的。问题：要全面达到这种要求是很困难的，只能进行某种折衷解决方法：对很多产品，产量不大或者不允许设计的时间过长，这时只能对芯片面积或性能做出某种牺牲，并尽可能采用一部分已有的、规则结构的版图。为争取时间或市场，可先用最短的时间设计出芯片，在占领市场的过程中，再予以改进，即进行一次再开发、再设计。根据不同的设计要求，设计人员可以选择现有的各种设计方法,不同的设计方法及其特点,全定制法(full-custom design approach)适用于要求得到最高速度、最低功耗和最省面积的芯片设计-通用芯片通常采用随机逻辑网设计法，但完全由随即逻辑网组成的芯片不多。目前很多芯片已采用或部分采用规则结构网络(regular structured network)，如ROM，RAM或PLA等。这类规则结构的版图设计比较容易，易于用自动设计工具实现。部分随机逻辑网络也逐渐走向模块式结构(modular structure)，如计数器、行波进位加法器等。这种标准的模块式结构的版图设计比非标准的随机逻辑要容易得多，便于检查。但应该指出，即使规则结构网络被广泛使用，随机逻辑网络仍对芯片的性能起着关键的作用。通常ASIC的设计很少采用这种全定制方法，因为它的设计周期很长，设计成本很高。,定制法(custom design approach)它适用于芯片性能指标比较高而生产批量又比较大的芯片设计。通常分为两大类：(1)标准单元法(standard cell method)。“标准单元”的含义是由于电路中各单元的高度是相等的，只是在宽度上有差别。(2)通用单元法(general cell method)。又分为积木块法和混合法两种。在这类设计中各单元的高度和宽度不再相等。以上两类方法中，所有的单元事先都经过精心设计并存在单元库中，在设计时根据电路要求从库中调出所需单元及压焊块，进行自动布局和布线，最后得到被设计电路的掩膜版图，统称为库单元法 特点：设计上自由度较大，芯片中没有无用的单元或晶体管，芯片面积较小。但建立一个物理单元库需要很大的初始投资。此外，制造周期较长，成本也较高,半定制法(semi-customdesignapproach)它适用于要求设计成本低、设计周期短而生产批量又比较小的芯片设计。一般采用此法迅速设计出产品并投入市场，在占领市场后再用其它方法进行一次“再设计”。半定制法包括数字电路门阵列和线性阵列(1ine ararray)两大类。门阵列又分为有通道门阵及门海两种。门阵列和线性阵列都是预先在芯片上已生成了由基本门(或单元)所组成的阵列，即完成了连线以外的所有芯片加工工序。半定制的含意就是对一批芯片作“单独处理”，即单独设计和制作接触孔和连线以完成特定的电路要求。这样就使从设计到芯片制作完成的整个周期大大缩短，因而设计和制造成本大大下降，缺点：门阵列的门利用率较低，芯片面积比起定制设计和全定制设计的芯片要大。,模块编译法(block compiler)它是一种全自动的设计方法。先对设计模块的性能进行描述，再通过编译直接得到该电路的掩膜版图。这种方法目前适用于ROM、RAM、ALU、寄位移存器、乘法器等规则结构和模块式结构的芯片设计。,可编程逻辑器件法(programmable logic devices)它是一种已完成了全部工艺制造的、可以直接从市场上购得的产品。它本身不具有任何逻辑功能，但一经编程就可在该器件上实现设计人员所要求的逻辑功能。因此深受系统设计人员的喜爱，这是因为门阵列的“单独处理”需要由芯片制造商来完成连线工序，而PLD的“可编程”则由设计者自己通过开发工具就可完成。PLD器件的出现，同时降低了设计和制造成本，缩短了设计周期。可以说可编程逻辑器件的出现对电子系统的设计方法带来了极大的变革。基本结构为：以“与”矩阵及“或”矩阵的结构为基础，包括有可编程逻辑PAL(programmable arraylogic)、通用可编程阵列逻辑GAL(generic-programmable arrayloic)两大类。,逻辑单元阵列法(Logic Cell Array,LCA)该类器件常被称为FPGA(field programmable gate array)，即现场可编程门阵列，这一称谓并不确切，因为它不是一种门阵列。LCA与PLD一样，也是一种已完成了制造，可从市场上直接购得的产品。设计人员得到该产品后通过开发工具对其进行“编程”来实现特定的逻辑功能。因此同样深受设计人员的欢迎。LCA与PLD不同点为，它不是以“与”、“或”矩阵这种结构为基础的。LCA的内部由可配置逻辑功能块(configurable logic block)排成阵列形式，在功能块之间为内连区，芯片四周为可编程输入输出功能块。应该指出的是，PLD和LCA器件适用于电子系统开发阶段时采用。目前这两类器件的价格较高，因而在系统进入大量生产时，往往由于成本的原因，将PLD和LCA再转换成相应的门阵列、或转换成相应的标准单元甚至再设计为ASIC芯片。,不同设计方法时成本与产量的关系,结构化层次式设计方法,随着VLSI芯片复杂性的增加，在整个芯片中只利用一种设计方法已认为是不经济的，因而提出了一种结构化的层次式设计方法(structured hierarchical design approach)，它是在一个芯片的设计时采用多种不同的方法。在一个芯片上可以有标准单元、通用单元、编译后的各种模块，也可以将已设计好的版图（缩小）利用起来放置在设计中。对于那些严重影响性能的模块则采用全定制法加以精心设计。采用这种方法，设计周期可以大大缩短，而在性能和芯片面积方面则可以与全定制相比。,典型的结构化层次式设计方法,VLSI设计的抽象层次和描述域的Y图,VLSI设计的层次描述,VLSI数字系统的研制过程,设计流程,总体来讲，集成电路设计需经历三个子过程 高层次综合将系统的行为、各个组成部分的功能及其输入和输出用硬件描述语言加以描述，然后进行行为级综合。同时通过高层次的硬件仿真进行验证。逻辑综合通过综合工具将逻辑级行为描述转换成使用门级单元的结构描述(门级的结构描述称为网表描述)。同时还要进行门级逻辑仿真和测试综合。物理综合将网表描述转换成版图即完成布图设计。这时对每个单元确定其几何形状、大小及位置，确定单元间的连接关系。,总体的设计流程,IC芯片开发的总体框图,详细的设计流程,RTL 寄存器传输级,电子设计简化流程,CMOS芯片的设计流程,EDA文件生成流程,沿着电子设计简化流程的设计路线，其生成的EDA文件流程为：,设计综合被定义为两种不同的设计描述之间的转换，或者是指一种将设计的行为描述转换成设计的结构描述的过程。高层次综合也称为行为级综合(behavioral synthesis)。它的任务是将一个设计的行为级描述转换成寄存器传输级的结构描述。首先翻译和分析设计的HDL语言描述，在给定的一组性能、面积和/或功耗的条件下，确定需要哪些硬件资源，如执行单元、存储器、控制器、总线等(通常称这一步为分配(allocation)，以及确定在这一结构中各种操作的次序(通常称之为调度(scheduling)。同时还可通过行为级和寄存器传输级硬件仿真进行验证。由于实现设计的功能可能有多种硬件结构，因而高层次综合的目的是要在满足目标和约束条件下，找到一个代价最小的硬件结构，并使设计的功能最佳。,行为级综合和仿真,逻辑综合,是将逻辑级的行为描述转换成逻辑级的结构描述，即逻辑门的网表。逻辑级的行为描述可以是状态转移图、有限状态机，也可以是布尔方程、真值表或硬件描述语言。逻辑综合过程包括一系列优化步骤，如资源共享、连接优化和时钟分配等。优化目标是面积最小，速度最快，功耗最低或它们之间的某种折衷。逻辑综合分成两个阶段：与工艺无关的阶段，这时采用布尔操作或代数操作技术来优化逻辑；工艺映象阶段，这时根据电路的性质(如组合型或时序型)及采用的结构(多层逻辑、PLD或FPGA)做出具体的映象，将与工艺无关的描述转换成门级网表或PLD或FPGA的执行文件。,逻辑综合优化完成后，还需要进行细致的延时分析和延时优化。此外，还要进行逻辑仿真。逻辑仿真是保证设计正确的关键步骤。过去通常采用软件模拟的方法，近年来则强调硬件仿真手段，如通过PLD或FPGA进行仿真。测试综合是提供自动测试图形生成ATPG(automatic test pattern generation)，为可测性设计提供高故障覆盖率的测试图形。测试综合还可消除设计中的冗余逻辑，诊断不可测的逻辑结构，还能自动插入可测性结构。,逻辑仿真,物理综合（版图综合）,物理综合也称版图综合(1ayout synthesis)。它的任务是将门级网表自动转换成版图，即完成布图.布图规划(floorplan)是对设计进行物理划分，同时对设计的布局进行规划和分析。在这一步骤中，面向物理的划分，其层次结构可以与逻辑设计时的划分有所不同。布图规划可以估算出较为精确的互连延迟信息，预算芯片的面积以及分析得到何处为拥挤的布线区域。布局是指将模块安置在芯片上的适当位置，并能满足一定的目标函数。一般布局时总是要求芯片面积最小，连线总长最短和电性能最优且容易布线。布局又分为初始布局和迭代改善两个子步骤。进行初始布局的目的是提高布局质量及减少下一步迭代改善时的迭代次数，而迭代改善是设法加以优化的过程，它是决定布局质量的关键。,布线是根据电路的连接关系描述(即连接表)，在满足工艺规则的条件和电学性能的要求下，在指定的区域(面积、形状、层次等)内百分之百地完成所需的互连，同时要求尽可能优化连线长度和通孔数目。一般有两种布线方法；一种是面向线网的布线方法，它是直接对整个电路进行布线，布线时通常采取顺序方式；另一种称为分级布线，它将布线问题分为全局布线(global routing)和详细布线(detailed routing)。面向布线区域的布线方法，这种方法通过适当的划分，将整个布线区域分为若干个布线通道区(Channel)，然后进行适当的布线分配，即将一个线网的所有端点的走线路径分配到相应的通道区中；接着是进行详细布线，对分配到当前通道区中的所有线网段的集合，按照一定的规则，确定它们在通道中的具体位置。,在完成布局、布线后，要对版图进行设计规则检查，电学规则检查以及版图与电路图的一致性检查，在版图寄生参数提取的基础再次进行电路分析(即后模拟)。只有在所有的检查都通过并被证明正确无误后，将布图结果转换为掩膜文件。然后由掩膜文件设法生成掩膜版，通常这是通过掩膜版发生器或电子束制版系统得到的。,布图的详细步骤,“自顶向下”与“由底向上”设计步骤,芯片设计通常分为正向设计与逆向设计两大类。正向设计通常用来实现一个新的设计，而逆向设计是在剖析别人设计的基础上进行某种修改或改进。这两大类中又可分为“自顶向下”(top-down)和“由底向上”(bottom-up)不同的步骤。,“自顶向下”的正向设计时首先需要进行行为设计，要确定该VLSI芯片的功能、性能及允许的芯片面积和成本等。其次是进行结构设计，根据芯片的特点，将其分解为接口清晰、相互关系明确的、尽可能简单的子系统，得到一总体结构。这结构可能包括有算术运算单元、控制单元、数据通道、各种算法状态机等。其三是把结构转换成逻辑图，即进行逻辑设计。显然，同一功能块可以由多种逻辑设计加以实现。在这一步中，希望尽可能采用规则结构来实现和利用已经过考验的逻辑元或模块。其四是进行电路设计，逻辑图将进一步转换成电路图。在很多情况下，这时需进行硬件仿真，以最终确定逻辑设计的正确性。最后是将电路图转换成版图，进行所谓的版图设计。,“由底向上”的正向设计系统划分和分解单元设计在单元精心设计后逐步向上进行功能块设计子系统设计系统总成。在正向设计时，也往往有把“自顶向下”和“由底向上”两者结合起来完成一个芯片设计的。对于逆向设计，无论是“自顶向下”或是“由底向上”，开始的版图解剖、电路图提取和功能分析三步都是必需的，在这以后才分成不同的处理。,集成电路设计方法的变革,随着集成技术的不断发展和集成度的迅速提高，集成电路芯片的设计工作越来越复杂，因而急需在设计方法和设计工具这两方面有一个大的变革，这就是人们经常谈论的“设计革命”。各种计算机辅助工具的涌现以及设计方法学的诞生正是为了适应这样的要求。回顾30多年来电子系统(集成电路)设计自动化EDA(electronic-system design automation)的发展，大致可分为三个阶段：70年代的第一代EDA称为计算机辅助设计CAD(computer aided design)系统 80年代出现了第二代EDA系统，常称为计算机辅助工程CAE(computer-aided engineering)系统。进入90年代，从行为、功能级开始的第三代EDA系统，其特点是高层次设计的自动化HLDA(high level design automation)。,集成电路设计自动化的各个阶段,70年代的第一代EDA系统（CAD）,它以交互式图形编辑和设计规则检查为特点，硬件采用16位小型机。逻辑图输入、逻辑模拟、电路模拟与版图设计及版图验证是分别进行的，人们需要对两者的结果进行多次的比较和修改才能得到正确的设计。第一代CAD系统的引入使设计人员摆脱了繁复、易出错误的手工画图、机械刻红膜的传统方法，大大提高了效率，因而得到了迅速的推广。但它仍不能适应规模较大的设计项目，而且设计周期长、费用高。有时在投片制作后发现原设计存在错误，不得不返工修改，其代价非常昂贵。,80年代的第二代EDA系统确（CAE）,它以32位工作站为硬件平台。它集逻辑图输入(schematic entry)、逻辑模拟、测试码生成、电路模拟、版图设计、版图验证等工具于一体，构成了一个较完整的设计系统。特点：以输入线路图开始设计集成电路，在工作站上完成全部设计工作。不仅有设计全定制电路的版图编辑工具，还包括有门阵列、标准单元的自动设计工具和具有经过制造验证的、针对不同工艺的单元库。对于门阵列、标准单元等电路，系统可完成自动布局、自动布线功能，因而大大减轻了版图设计的工作量。,特点（续）引入了版图与电路之间的一致性检查(1ayout versus schematic)工具。可对版图进行版图参数提取(LPE)得到相应的电路图，并将此电路图与设计所依据的原电路图进行比较，从而可发现设计是否有错。将LPE得到的版图寄生参数引入电路图，作一次电路模拟(“后模拟”)，以进一步检查电路的时序关系和速度(引入寄生参数后)是否仍符合原设计要求。尽管这些功能的引入保证了投片的一次成功率，但是一致性检查和“后模拟”仍是在设计的最后阶段才加以实施的，因而如果一旦发现错误，还需修改版图或修改电路，仍需付出相当的代价(当然可避免投片的损失)。,