Verilog数字系统设计教程(第二版) 夏宇闻.pdf

General Information书名=Verilog数字系统设计教程作者=夏宇闻编著页数=478SS号=12010186出版日期=2008出版社=北京市：北京航空航天大学出版社电建论坛制作封面书名版权前言目录第1章 Verilog的基本知识 1.1硬件描述语言HDL 1.2 Verilog HDL的历史 1.2.1什么是Verilog HDL 1.2.2 Verilog HDL的产生及发展 1.3 Verilog HDL和VHDL的比较 1.4 Verilog的应用情况和适用的设计 1.5采用Verilog HDL设计复杂数字电路的优点 1.5.1传统设计方法电路原理图输入法 1.5.2 Verilog HDL设计法与传统的电路原理图输入法的比较 1.5.3 Verilog的标准化与软核的重用 1.5.4软核、固核和硬核的概念及其重用 1.6采用硬件描述语言（Verilog HDL）的设计流程简介 1.6.1自顶向下（Top-Down）设计的基本概念 1.6.2层次管理的基本概念 1.6.3具体模块的设计编译和仿真的过程 1.6.4具体工艺器件的优化、映像和布局布线 小结 思考题第2章 Verilog语法的基本概念 概述 2.1 Verilog模块的基本概念 2.2 Verilog用于模块的测试 小结 思考题第3章 模块的结构、数据类型、变量和基本运算符号 概述 3.1模块的结构 3.1.1模块的端口定义 3.1.2模块内容 3.1.3理解要点 3.1.4要点总结 3.2数据类型及其常量和变量 3.2.1常量 3.2.2变量 3.3运算符及表达式 3.3.1基本的算术运算符 3.3.2位运算符 小结 思考题第4章 运算符、赋值语句和结构说明语句 概述 4.1逻辑运算符 4.2关系运算符 4.3等式运算符 4.4移位运算符 4.5位拼接运算符 4.6缩减运算符 4.7优先级别 4.8关键词 4.9赋值语句和块语句 4.9.1赋值语句 4.9.2块语句 小结 思考题第5章 条件语句、循环语句、块语句与生成语句 概述 5.1条件语句if-else语句 5.2 case语句 5.3条件语句的语法 5.4多路分支语句 5.5循环语句 5.5.1forever语句 5.5.2repeat语句 5.5.3while语句 5.5.4for语句 5.6顺序块和并行块 5.6.1块语句的类型 5.6.2块语句的特点 5.7生成块 5.7.1循环生成语句 5.7.2条件生成语句 5.7.3case生成语句 5.8举例 5.8.1四选一多路选择器 5.8.2四位计数器 小结 思考题第6章 结构语句、系统任务、函数语句和显示系统任务 概述 6.1结构说明语句 6.1.1 initial语句 6.1.2 always语句 6.2 task和function说明语句 6.2.1 task和function说明语句的不同点 6.2.2 task说明语句 6.2.3 function说明语句 6.2.4函数的使用举例 6.2.5自动（递归）函数 6.2.6常量函数 6.2.7带符号函数 6.3关于使用任务和函数的小结 6.4常用的系统任务 6.4.1display和write任务 6.4.2文件输出 6.4.3显示层次 6.4.4选通显示 6.4.5值变转储文件 6.5其他系统函数和任务 小结 思考题第7章 调试用系统任务和常用编译预处理语句 概述 7.1系统任务monitor 7.2时间度量系统函数time 7.3系统任务finish 7.4系统任务stop 7.5系统任务readmemb和readmemh 7.6系统任务random 7.7编译预处理 7.7.1宏定义define 7.7.2”文件包含”处理include 7.7.3时间尺度/timescale 7.7.4条件编译命令if def、else、endif 7.7.5条件执行 小结 思考题第8章 语法概念总复习练习 概述 小结第9章 Verilog HDL模型的不同抽象级别 概述 9.1门级结构描述 9.1.1与非门、或门和反向器及其说明语法 9.1.2用门级结构描述D触发器 9.1.3由已经设计成的模块构成更高一层的模块 9.2 Verilog HDL的行为描述建模 9.2.1仅用于产生仿真测试信号的Verilog HDL行为描述建模 9.2.2 Verilog HDL建模在Top-Down设计中的作用和行为建模的可综合性问题 9.3用户定义的原语 小结 思考题第10章 如何编写和验证简单的纯组合逻辑模块 概述 10.1加法器 10.2乘法器 10.3比较器 10.4多路器 10.5总线和总线操作 10.6流水线 小结 思考题第11章 复杂数字系统的构成 概述 11.1运算部件和数据流动的控制逻辑 11.1.1数字逻辑电路的种类 11.1.2数字逻辑电路的构成 11.2数据在寄存器中的暂时保存 11.3数据流动的控制 11.4在Verilog HDL设计中启用同步时序逻辑 11.5数据接口的同步方法 小结 思考题第12章 同步状态机的原理、结构和设计 概述 12.1状态机的结构 12.2 Mealy状态机和Moore状态机的不同点 12.3如何用Verilog来描述可综合的状态机 12.3.1用可综合Verilog模块设计状态机的典型办法 12.3.2用可综合的Verilog模块设计、用独热码表示状态的状态机 12.3.3用可综合的Verilog模块设计、由输出指定的码表示状态的状态机 12.3.4用可综合的Verilog模块设计复杂的多输出状态机时常用的方法 小结 思考题第13章 设计可综合的状态机的指导原则 概述 13.1用Verilog HDL语言设计可综合的状态机的指导原则 13.2典型的状态机实例 13.3综合的一般原则 13.4语言指导原则 13.5可综合风格的Verilog HDL模块实例 13.5.1组合逻辑电路设计实例 13.5.2时序逻辑电路设计实例 13.6状态机的置位与复位 13.6.1状态机的异步置位与复位 13.6.2状态机的同步置位与复位 小结 思考题第14章 深入理解阻塞和非阻塞赋值的不同 概述 14.1阻塞和非阻塞赋值的异同 14.1.1阻塞赋值 14.1.2非阻塞赋值 14.2 Verilog模块编程要点 14.3 Verilog的层次化事件队列 14.4自触发always块 14.5移位寄存器模型 14.6阻塞赋值及一些简单的例子 14.7时序反馈移位寄存器建模 14.8组合逻辑建模时应使用阻塞赋值 14.9时序和组合的混合逻辑使用非阻塞赋值 14.10其他阻塞和非阻塞混合使用的原则 14.11对同一变量进行多次赋值 14.12常见的对于非阻塞赋值的误解 小结 思考题第15章 较复杂时序逻辑电路设计实践 概述 小结 思考题第16章 复杂时序逻辑电路设计实践 概述 16.1二线制T2C CMOS串行EEPROM的简单介绍 16.2 I2 C总线特征介绍 16.3二线制I2 C CMOS串行EEPROM的读写操作 16.4 EEPROM的Verilog HDL程序 总结 思考题第17章 简化的RISC CPU设计 概述 17.1课题的来由和设计环境介绍 17.2什么是CPU 17.3 RISC-CPU结构 17.3.1时钟发生器 17.3.2指令寄存器 17.3.3累加器 17.3.4算术运算器 17.3.5数据控制器 17.3.6地址多路器 17.3.7程序计数器 17.3.8状态控制器 17.3.9外围模块 17.4 RISC-CPU操作和时序 17.4.1系统的复位和启动操作 17.4.2总线读操作 17.4.3总线写操作 17.5 RISC-CPU寻址方式和指令系统 17.6 RISC-CPU模块的调试 17.6.1 RISC-CPU模块的前仿真 17.6.2 RISC-CPU模块的综合 17.6.3 RISC-CPU模块的优化和布局布线 小结 思考题第18章 虚拟器件/接口、IP和基于平台的设计方法及其在大型数字系统设计中的作用 概述18.1软核和硬核、宏单元、虚拟器件、设计和验证IP以及基于平台的设计方法 18.2设计和验证IP供应商 18.3虚拟模块的设计 18.4虚拟接口模块的实例 小结 思考题 概述练习一 简单的组合逻辑设计练习二 简单分频时序逻辑电路的设计练习三 利用条件语句实现计数分频时序电路练习四 阻塞赋值与非阻塞赋值的区别练习五用always块实现较复杂的组合逻辑电路练习六在Verilog HDL中使用函数练习七在Verilog HDL中使用任务（task）练习八 利用有限状态机进行时序逻辑的设计练习九 利用状态机实现比较复杂的接口设计练习十 通过模块实例调用实现大型系统的设计练习十一 简单卷积器的设计附录一A/D转换器的Verilog HDL模型机所需要的技术参数附录二2K/8位异步CMOS静态RAM HM-65162模型练习十二 利用SRAM设计一个FIFO语法篇1关于Verilog HDL的说明 一、关于IEEE 1364标准 二、Verilog简介 三、语法总结 四、编写Verilog HD源代码的标准 五、设计流程语法篇2 Verilog硬件描述语言参考手册 一、Verilog HDL语句与常用标志符（按字母顺序排列）二、系统任务和函数（System task and function）三、常用系统任务和函数的详细使用说明 四、Command Line Options命令行的可选项 五、IEEE Verilog 1364-2001标准简介参考文献