EDA工具手册(Cadence) 中兴通讯康讯EDA设计部.pdf

EDA 工具手册概述 中兴通讯康讯 EDA 设计部 1序 言.2 第一章 系统简介.3 1 系统组成.3 1.1 库.3 1.2 原理图输入.3 1.3 设计转换和修改管理.3 1.4 物理设计与加工数据的生成.3 1.5 高速 PCB 规划设计环境.3 2 Cadence 设计流程.3 3 启动项目管理器.4 第二章 Cadence 安装.6 第三章 CADENCE 库管理.15 3.1 中兴 EDA 库管理系统.15 3.2 CADENCE 库结构.17 3.2.1 原理图（Concept HDL）库结构：.17 3.2.2 PCB 库结构：.17 3.2.3 仿真库结构：.18 第四章 公司的 PCB 设计规范.19 第五章 常用技巧和常见问题处理.19 EDA 工具手册概述 中兴通讯康讯 EDA 设计部 2 序 言 Cadence 软件是我们公司统一使用的原理图设计、PCB 设计、高速仿真、自动布线的 EDA 工具。本篇Cadence 使用手册是一本基于 Allegro SPB V15.2 版本的 Cadence 软件的基础使用手册，包括原理图设计、PCB 设计、高速仿真、约束管理器、自动布线五个方面的内容，是一个入门级的教材。通过这本手册旨在让新进员工能掌握 Cadence 的基本使用方法，能独立进行原理图及 PCB 的设计，了解自动布线、约束管理器的使用，熟悉高速仿真的过程，并对公司的 EDA 流程有全面的了解。这本手册采用分册编写，由五分册组成：1、原理图分册：主要阐述 Allegro SPB15.2 的 Design HDL 原理图设计过程。2、PCB 设计分册：主要阐述用 Allegro SPB15.2 的 PCB Design 进行 PCB 设计的内容。3、仿真分册：主要阐述用 Allegro SPB15.2 的 PCB SI 和 SigXplorer 进行高速仿真的过程。4、约束管理器分册：主要阐述在原理图、PCB 设计及仿真环境下约束管理器如何对信号进行约束的内容。5、自动布线器分册：主要阐述用 Allegro SPB15.2 的 PCB Router 对 PCB 进行自动布线的过程。还包括一篇总论，在总论中介绍了 Cadence 的系统组成和设计环境、安装步骤和库管理等内容。每一手册都对相关内容进行了全面而详细的阐述，图文并茂，深入浅出，按照教材的内容，初学者完全能自学掌握全面的 Cadence 使用方法。在这里，要感谢本部技术部、网络南研技术部对这本教材的支持。EDA 工具手册概述 中兴通讯康讯 EDA 设计部 3第一章 系统简介 第一章 系统简介 1 系统组成 系统组成 Cadence 软件是一个功能强大的系统工具，包括很多功能模块，如原理图输入；数字、模拟及混合电路仿真；自动布局、布线；印刷电路板图及生产制造数据输出；以及针对高速 PCB 板 MCM 电路的信号完整性分析等，从前到后提供了完整的输入、分析、版图编辑和制造的全线 EDA 辅助设计工具。Cadence 板级设计范畴，主要由以下几部份组成：1.1 库 库 所有的 EDA 软件都离不开库的支持，库的丰富程度在一定程度上决定着 EDA 工具的实用性。Cadence板级设计的库按调用它的软件工具可分为四类：原理图库：Concept HDL 调用 信噪库：SPECCTRAQuest 工具调用。逻辑功能库：Verilog XL 工具调用 物理库：Allegro 工具调用。1.2 原理图输入 原理图输入 在 Cadence 板级设计中的原理图输入工具为 Concept-HDL，它可以灵活高效地将原理图送入计算机，并生成后继工具能够处理的数据。1.3 设计转换和修改管理 设计转换和修改管理 它实际是原理图与 PCB 之间的一个纽带，负责将原理图中所表述的器件连接关系及元件封装说明翻译成 PCB 所能接受的格式，并将 PCB 信息反馈到原理图中，以保证原理图与 PCB 的同步。这种由前到后和由后到前的设计数据的转换都是由这一环境完成的。1.4 物理设计与加工数据的生成 物理设计与加工数据的生成 这一环境主要完成 PCB 图的设计（包括布局、布线）和生成后继制造与加工 PCB 板所需的各种数据文件。1.5 高速 PCB 规划设计环境 高速 PCB 规划设计环境 在该环境中可以对 PCB 图进行信号完整性分析等高速仿真，并将分析结果传递到 Concept 和 Allegro，从不断修改和完善 PCB 图。这一工具在信号频率较高的 PCB 设计中尤为有用。2 Cadence 设计流程 Cadence 的原理图与 PCB 设计流程包括 Project 的生成、库的管理、输入原理图、生成网表、仿真分析、布局、布线和输出生产制造文档。流程如下：1、使用 Project Manager 建立及管理 Project。2、使用 Concept HDL 输入原理图。EDA 工具手册概述 中兴通讯康讯 EDA 设计部 43、使用 SPECCTRAQuest signal explorer(SigXP)仿真分析并完成预布局。4、设计转换和修改管理 5、使用 Allegro/SPECCTRA 布局、布线。6、使用 Allegro 生成生产制造文档。下图显示了使用 Cadence PCB 设计工具创建并完成一个 PCB 设计的过程：3 启动项目管理器 启动项目管理器 安装好程序后，启动 开始程序开始程序-Allegro SPB 15.2-Project Manager，打开 project 文件（如何创建project 文件将在原理图分册中详述），进入项目管理器。项目管理器是对用户的设计进行统一管理以及环境设计的工具，是板级设计工具的整合环境。项目管理器可以创建设计项目和库项目，设置项目，导入、导出和归档项目。Cadence 板级设计流程都在项目管理器下进行，通过项目管理器中可以方便地进入各个设计环节，如原理图设计、PCB 设计、高速仿真等，还可以进行原理图到 PCB 的转换、设计环境的设置等，每个环节的内容都分别在我们这本教材的分册中进行说明。EDA 工具手册概述 中兴通讯康讯 EDA 设计部 5 图 1 Project Manager 说明窗口 EDA 工具手册概述 中兴通讯康讯 EDA 设计部 6第二章 Cadence 安装 第二章 Cadence 安装 一、安装步骤 一、安装步骤 查找系统所在的计算机，在康讯研究所为服务器：10.12.18.61cadence15.2_install。在安装目录下有 CDROM1，选 SETUP 开始安装：按 NEXT：EDA 工具手册概述 中兴通讯康讯 EDA 设计部 7选 Install Products:按确定：按 Next：按确定：EDA 工具手册概述 中兴通讯康讯 EDA 设计部 8 填入公司名，按 Next：按 YES：EDA 工具手册概述 中兴通讯康讯 EDA 设计部 9 按 Next：键入安装路径，按 NEXT：EDA 工具手册概述 中兴通讯康讯 EDA 设计部 10 打开下拉菜单，选择你需要的模块，一般选择模块如下：PX3700 Allegro PCB Design HDL 610(PCB 设计带原理图设计)VT2200 Allegro Expert（PCB 设计专家）PX3100 Allegro PCB SI 610（仿真模块）为了节省磁盘空间，可根据自己的需要选择一个或两个模块。然后，按 NEXT：键入工作目录，按 NEXT：EDA 工具手册概述 中兴通讯康讯 EDA 设计部 11 按 NEXT：按 NEXT，开始安装。二、LICENSE 设置 二、LICENSE 设置 因为安装好的 Cadence 的 LICENSE 文件放在服务器上，所以需要将环境变量进行修改：打开控制面板-系统-高级-环境变量-新建 EDA 工具手册概述 中兴通讯康讯 EDA 设计部 12按下图填写即可，变量值要根据 LICENSE 文件所在的位置进行修改（每个事业部服务器的 IP 地址有所不同）：三、库映射 三、库映射 公司实行统一的 EDA 库管理，EDA 库都放在公司服务器上，公司的 CADENCE 原理图库目录的存放地 址：10.12.18.61ztelibConceptLib，公 司 的CADENCE封 装 库 目 录 的 存 放 地 址：10.12.18.61ztelibAllegroLib。仿真库目录的存放地址：10.12.18.61ztelibSigNoiseLib，每个事业部的服务器 IP 地址有所不同，前面的根目录可能不同，但 ztelib 目录后面的内容应该是相同的。由于公司的库使用相对位置存放方式，所以调用前首先要映射一个盘（如 Z 盘）将库连通。映射后如下图所示：EDA 工具手册概述 中兴通讯康讯 EDA 设计部 13 2.4 修改 cds.lib 文件，设置原理图库：2.4 修改 cds.lib 文件，设置原理图库：Cadence 中的 cds.lib 文件是一个原理图库索引文件，它是一个文本文件，允许你编辑修改。该文件的每一行都由 DEFINE 或 INCLUDE 关键词定义了一个元件库的索引指针，其中 DEFINE 定义了一个单一的元件库索引，而 INCLUDE 则定义了另一个库索引文件(cds.lib)的包含。当安装好 Cadence 后，为了索引原理图库，需要修改系统的 cds.lib 文件，进入以下路径：$:CADENCEPSD_14.2SHARECDSSETUP，打开未修改的 CDS.LIB 如下：根据你所映射的盘和目录进行编辑，如下图所示，其中“SOFTINCLUDE Z：Conceptlibcds.lib”，表示包含了Z盘Concept目录下的cds.lib，然后通过它进一步引用所提供的所有原理图库。EDA 工具手册概述 中兴通讯康讯 EDA 设计部 14 保存退出，原理图库设置完成。2.5 编辑 ENV 文件，设置 PCB 库：2.5 编辑 ENV 文件，设置 PCB 库：ENV 文件中设置了 PCB 焊盘和封装库的路径，在$:CADENCEPSD_15.1SHAREPCBTEXT 下打开ENV 文件进行编辑，将 PADPSM 路径编辑成如下红色字体所示：保存退出，PCB 库设置完成。EDA 工具手册概述 中兴通讯康讯 EDA 设计部 15第三章 CADENCE 库管理 3.1 中兴 EDA 库管理系统 3.1 中兴 EDA 库管理系统 公司的 EDA 库实行统一管理，所有 EDA 库（包括原理图库、封装库、VPL 库、IBIS 模型库）都要统一到工艺平台进行管理，通过流程建好的库都统一放在公司服务器上，一般不允许设计人员私自在本机建库。第二章已讲述了怎样将服务器上的库引用到本机的 Cadence 的设计环境中。所有的 EDA 库申请、建库、审核等均要通过三结合工作平台来进行，流程如下：（具体流程请参照三结合工作平台管理操作手册）。EDA 工具手册概述 中兴通讯康讯 EDA 设计部 16建库申请事业部（中心）是否通过？建库申请审核EDA负责人原理图建库原理图建库人封装库建库封装库建库人VPL建库VPL建库人审核原理图申请人是否通过？审核原理图工艺平台审核封装库工艺平台是否通过？是否是是是否是否通过？否是修改封装库工艺平台入库处理工艺平台否是原理图验证申请人是否通过？封装库验证工艺平台是否EDA归档系统VPL库审核申请人是否通过？否该PCB板是否建库完毕？VPL库验证事业部（中心）是否通过？VPL库文件归档系统是否否是是结束开始EDA/VPL建库流程图EDA/VPL建库流程图是否通过？否是 EDA 工具手册概述 中兴通讯康讯 EDA 设计部 173.2 CADENCE 库结构 3.2.1 原理图（Concept HDL）库结构：3.2 CADENCE 库结构 3.2.1 原理图（Concept HDL）库结构：Cadence 的每个元件原理图库都用几个文件来描述，就是有多个 View，View 就是对器件从各个方面进行描述，系统默认的名字有 sym_1、entity、chips、part_table 等。Sym_1 存放的文件用来描述元件符号；entity 存放的文件用来描述文件端口的高层语言描述；chips 目录的文件是对元件物理封装的说明和层次的描述；Part_table 下存放的元件的附加属性，用于构造企业特定元件，建立和企业 ERP 系统的接口。在 Z 盘打开一个具体的元件，可看到以下画面，可看出这个元件下就包括了上述的这四个文件：3.2.2 PCB 库结构：3.2.2 PCB 库结构：Cadence 的 PCB 库包括两个部份：焊盘和封装图形库，下图中 pads 文件夹中放焊盘库，symbols 文件夹中放封装图形库，路径由 ENV 文件指定。因为现在公司实行统一的库管理流程，所以关于怎样建库在这里不作详细说明。EDA 工具手册概述 中兴通讯康讯 EDA 设计部 18 3.2.3 仿真库结构：仿真库结构：因为 Cadence 仿真是用的 dml 模型，这种模型可以从通用的 IBIS 模型转换而来。公司的 IBIS 模型库根据分类特点，存放在公司管理EDA库的服务器：10.12.18.61ztelibSigNoiseLib上，SigNoiseLib下面按分类目录存放，如下图所示，关于仿真库的内容请参照专门的Cell-View-Files。Lib 的下面包含的是设计，Cell 是设计目录，包含所有的设计视图，比如一个名为 cpu 的设计可能包含原理图、符号、封装等等。View中包含的是设计中的所有数据。请见下图：也就是说 Cadence 的板级设计采用工程（Project）式的文件结构。通过上面的过程生成一个 Project 后，一个 Project 可以管理多个单板的设计，每个单板的设计又包含原理图、网络表、PCB 文件等。其中 worklib 为工程库目录，下面又分为多个 design，cds.lib 为库索引文件 myproject.cpmEDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 12 为项目管理文件，路径和文件名一般使用小写字母和数字。2.3 创建或打开一个项目 打开 Project Manager，然后“Create Design Project”，其中 Location 下的路径格式为“工作目录产品名称”。（说明：工作目录可以为根目录，也可以为“根目录PSD_Data”，还可以是其它专门存放 PSD 工程文件的目录。）产品名称格式一般为“ZX”+“设备简称代号”，其中 ZX 为公司名称“中兴”汉语拼音字首。设备简称代号不超过四个字符，例如 ZXIC。设备升级后可以用 Vx.x 区分，如 ZXIC 升级后可以表示为 ZXICV2.0。Location 下的路径严禁包含任何中文字，否则输出网络表时可能会报告错误。（命名规范要根据各事业部内部的规定）。EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 132.4 原理图库的添加：点击“下一步”，进入以下界面进行原理图库的添加，由 cds.lib 索引的原理图库列出，选出需要的原理图库进行添加：2.5 填写设计（Design）名称 添加完原理图库后，再“进一步”，进入原理图设计（Design）界面，如下图所示。Design 名称格式为“产品名称_单板名称”（同样要根据各事业部内部的规定）。EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 14 再点击“下一步”，则生成了一个新的项目。2.6 增加新的 Design(设计)如果你的工程包含多个单板，在 Project Manager 中的 Project Setup 的 Design 中输入新的设计名称，点击 OK，在 worklib 下即生成一个新的设计文件夹。如图所示，在工程 ZXIC 中增加设计 ZXIC_EAIB：EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 15 在这个界面下，还可以进行 Design 的选择，通过“Browse”选择将要打开的 Design，然后通过 Project Manager 下的“Design Entry”就可以进入对应的 Design。Design 的名称除了字母数字还可以使用以下字符：*，(，)，-，+，?，。2.7 修改 cds.lib 文件 一般通过修改 cds.lib 文件来增减库。每个项目都有 cds.lib 文件。在项目管理中，选择菜单命令 Tools-Setup，进入 Project Setup 对话框，在 Global 的选项卡中点击按钮 Edit，进入写字板修改 cds.lib 文件，具体方法参照EDA 工具手册概述第 2.4 节。修改完毕保存，回到Project Setup 对话框，点击按钮 Add 或者 Remove 来添减库。2.8 设置工具 在 Project Setup 对话框中的 Tools 选项卡中，可以对 PCB Editor、Design Entry HDL、Project Manager、Packager-XL 等工具进行设置。在此对话框内还可以选择属性文件、文本编辑器、temp 路径和设置项目 log 文件。temp 路径在项目创建时自动创建，用于保存原理图的临时文件，可以在对应栏输入临时路径来设置。文本编辑器缺省为写字板，可以选择更换。项目的属性文件包含控制在扩展时如何处理属性的指示，指定属性是否被其他对象继承，是否是参数，可以附加到什么对象上，是否可以被传递到目的工具。不要更改安装文件中的属性文件。EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 16 Log 文件是项目用来追踪例如某个时间的活动的信息文件。如果想要维护项目的 log 文件，可以在此创建一个 log 文件，此文件是不会缺省创建的。2.9 项目文件 有 3 种类型的项目文件，本地项目文件（local project file），即在项目创建时生成的项目文件*.cpm，此项目文件的优先级最高。还有一个就是 site project file，另一个就是安装时产生的项目文件（installation project file）。如果想要为所有的项目指定缺省的设置就设置 site.cpm 文件，此文件一般在安装路径sharelocalcdssetupprojmgr 路径中，也可以另外设置其他的路径，但是路径结构一定要是cdssetupprojmgr site.cpm。另外如果没将“site.cpm”文件放置在“Cadence 安装路径sharecdssetupprojmgr”中，必须设置“CDS_SITE=文件路径”环境变量。比如 site.cpm 的文件路径为 c:projectcdssetupprojmgrsite.cpm，那么设置的环境变量为 CDS_SITE=c:project。（15.0 以上版本）安装路径下面的项目文件 cds.cpm 的优先级最低。EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 173 原理图设计基本操作 3.1 创建原理图的流程 3.1.1 创建原理图的流程请见下图：EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 18 3.1.2 创建一个层次化原理图的流程请见下图：EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 193.2 图纸版面设置 3.2.1 图纸统一格式设置 创建项目后，就进入以下界面：在进入原理图设计之前，我们先需要进行原理图图纸格式设置：在上面的“Project Manager”中点击 Setup，接着选择 toolsconcept setup，在图纸选择栏通过“Browse”选择 zte-standard 库中的图纸格式，如下图：EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 20 图框、目录表、会签表应该使用公司的统一格式的原理图库，见下表：库库 名名 所在库所在库 说说 明明 备备 注注 Contents zte_standard 目录表 sym_2 为续表 ZTE_COVER_A4 zte_standard 原理图封面 ZTE_FrameA4plus zte_standard 加大的 A4 纸图框 在 A4 纸上 Fit to Page 打印 ZTE_FrameA4 zte_standard A4 纸图框 在 A4 纸上 Fit to Page 打印 ZTE_FrameA3 zte_standard A3 纸图框 在 A3 纸上 Fit to Page 打印 ZTE_FrameA3 是统一的 A3 尺寸图纸格式。其标注栏如下，包括设计公司说明“ZTE CORPORATION”。原理图归档前，设计者、检查者、标准化者、更改者必须签名。标题，页码编号，版本等信息必须填写清楚。EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 21 3.3 Concept 编辑环境 点击“Design Entry”，就进入原理图设计界面，如下图：（设置图纸版面后需退出 Project Manager，再重新进入）：在标题栏中显示是将要编辑的原理图文件信息，即：ZXIC_CPU.SCH.1.1。它的格式.。即是.）。这里的 Version 并不是原理图多次修改的版本号，而是将该原理图作为一个单一的逻辑功能元件时，出现在原理图中的元件符号版本。界面包含以下几部分：设计窗口 Design window 菜单栏 Menu bar 工具栏 Toolbars EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 22 状态栏 Status bar 命令窗口 Console command window 对上下文敏感的菜单 Context-sensitive menus 3.3.1 栅格设置 在上面 Project Manager 的 Concept Option 界面的 Grid 栏中可以设置原理图栅格，也执行菜单命令 Tools-Options 即可进入此界面。可以采用的值如下：*0.100 5（跟踪 100mil 显示 500mil，为默认值）*0.100 1（跟踪 100mil 显示 100mil）*0.050 2 (跟踪 50mil 显示 100mil)*0.010 10（跟踪 10mil 显示 100mil）因为原理图库的元件管脚间距为 100mil，为使得连线坐标直观且方便推荐采用 Logic Grid 采用*0.100 5（跟踪 100mil 显示 500mil，为默认值）或者 0.1001 格式。Symbols Grid 为设计原理图库时使用的栅格，不要修改它。即设置如下：EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 233.3.2 原理图中的文字设置 原理图中标题栏加的字符应该与栏的名称字符等大。原理图中加的信号名、说明文字等，应该与整个图面相称。推荐使用缺省设置，即：信号名、说明文字的大小为 82 mil；管脚号的大小为 66 mil。如图。执行菜单命令 Tools-Options 即可进入此界面。字符的缺省设置 注：对于器件库中的器件名称的字符大小，不要求按此缺省值。通常器件名称的字符大小与器件符号相称，并且字符应稍大，易于快速找器件。Concept Option 一旦设置好，以后就不要修改。每新建立一个 Cadence PSD 工程一般经过上述流程。如果在 site.cpm 或者 cds.cpm 项目文件中已经修改好了，就没必要进行修改。3.4 添加首页和目录页 原理图的首页为封面，原理图封面调用库 zte_standard 中的 ZTE_COVER_A4。原理图的第二页为目录页。3.4.1 原理图目录页的格式 目录页的内容位置安排如下图，目录一页放不下时使用续页，目录页的内容要求下表：EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 24 名名 称称 内内 容容 备备 注注 原理图框 标题栏 原理图目录表 页次与电路功能 原理图目录表续表 页次与电路功能 当一个目录表不够时 DRAWING 符号 原理图的说明、自动记录最后修改时间 可选项，不作硬性要求 3.4.2 目录表 目录表的填写方法示例，见表：Table of Contents Sheet（页（页/页码范围）页码范围）Description （功能简述）（功能简述）备备 注注 6 Clock Generator 7 Power 12-13 Processor：CPU 层次设计和模块设计方式时，模块下的电路功能简述为：“模块名：功能简述”。除封面和目录页之外，每页原理图上应该在左下角（位置同目录页的 Drawing），应标注与Drawing 符号原理图图框标题栏目录表目 录 表 续EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 25目录表 Description 一致的功能简述。例如：在时钟电路页的左下角应注：Clock Generator 在处理器模块下的 CPU 电路页的左下角应注：Processor：CPU 3.5 页面操作 3.5.1 增加、删除、插入新的原理图页 一般的原理图都有多页，在 File-Edit Page/symbol 下可以通过 Add new page 或 Delete Page、Insert Page 来增加、删除或插入新的一页（或几页），操作完后在标题栏中显示新的文件 信 息，如 第 一 页 是ZXIC_CPU.SCH.1.1，增 加 一 页 后 则 标 题 栏 现 在 会 变 成ZXIC_CPU.SCH.1.2。EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 26 3.5.2 原理图多页面操作 Design Entry HDL 可以实现多页面间的内容交换和复制，通过 Copy 或 Move 等命令进行操作，在 Windoes -New Window 切换不同的页面。多页面操作时，光标所在的窗口为当前活动窗口。3.5.3 删除某个设计、设计视图或者某页原理图 删除方法如下：1.选择命令 File-Remove 命令，出现 View Remove 对话框。(1)选择需要删除的 cell，则会删除整个 cell。(2)点击 cell 名称前边的，选择一个 view，则会删除此视图。(3)点击 view 前边的，比如 sch_1，选择某一页，可以删除此页。2.点击按钮 Remove。请见下图 注意：一定不要在注意：一定不要在 Windows Explorer 或者或者 DOS 命令下执行上述删除命令，可能会出问题。命令下执行上述删除命令，可能会出问题。更复杂的页面管理请见第 9.8 节。3.6 基本界面操作 操作名称 菜单 鼠标 Stroke 键盘 Scroll bar 平移 View-Pan Up,Down,Right,Lift 按住右键或者按住SHIFT 和右键，移动可以 按住 Ctrl并同时按箭头 点击 SLIDE 并拖动放大/缩小 View-in/View-out/View-Scale/View-By Points 可以 浏览图的层次 File-Edit Hierarchy-Descend/File-Edit Hierarchy-EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 27Ascend/File-Return/File-Descend/File-Ascend 窗口移动、调整、关闭 与 Windows 操作相同 3.6.1 常用的快捷键 系统默认的一些快捷键有:F1：帮助 F2：Windows Fit(全屏显示)F3：Display Both（属性的 Value 和 Name 都显示）F4：Display Attachment（显示连接关系）F5：Refresh（刷新屏幕）F6：Show Property（显示属性）F11：Windows in（放大）F12：Windows out（缩小）Ctrl+方向键：移动屏幕（也可用鼠标右键）Tools-Cusomize-Key 中可以自己定义快捷键。通过执行 Display-Attachments 命令可以显示所有元件和线网属性的连接关系，信号名总是连接在相关网络的中间，如果从属线指向了线网段的末端，则表示你错误的将该信号添加给了一个管脚。也可以启动智能感应功能查看信号名，执行 ViewData Tip 可以启动该功能，此时，只需把鼠标放在信号线上，即可报告该信号名；鼠标放在元件其它属性上则报告其它属性。3.6.2 笔画命令 点画命令是 Cadence 独特的一种快捷方式，可以直接用鼠标在屏幕上写特定的笔划，不同的笔划表示不同的命令。例如，Z 表示放大，W 表示整体显示，M 表示移动，C 表示拷贝等。按下鼠标左键，并写字母 Z，则 concept 会自动将原理图放大到 Z 所包括的区域，用同样的方法画 W 则 concept 会自动满屏显示全图。请见下图 Cadence 提供的缺省的笔画命令，红色代表笔画的起始点。用户也可根据自己的习惯来定义笔划，在命令窗口输入 stroke 命令即可定义。EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 28 使用笔画时有以下注意事项：笔画要注意按照当初创建笔画时的方向和先后顺序。笔画是针对一个单个的对象，选择的是笔画的起始点的对象。笔画针对一组对象操作时，比如 zoom（Z）和 select（O or S），选择的是笔画的第一点和最后一点之间的对象。笔画不会创建一个有限的盒子或者针对一个指定对象的操作，可以在任意地方画，例如 zoom fit（W）或者 undo（U）。如果不想使用笔画命令，可以在命令窗口输入：set stroke off 相反如果想使用笔画命令，可以输入 set stroke on 开启。3.7 基本命令 3.7.1 基本编辑命令 恢复 菜单命令 Edit-Undo，Edit-Redo 移动 菜单命令 Edit-Move 旋转 Edit-Spin Edit-Rotate 删除 Edit-Delete 拷贝 Edit-Copy Edit-Copy All 带属性拷贝 Edit-Array EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 29 改变颜色 Edit-Color 画弧线 Edit-Arc 画圆 Edit-Circle 分开重叠的对象 Edit-Split 也可以使用笔划（Stroke）命令或者上下文敏感的菜单实现上述功能。3.7.2 基本显示命令 显示命令窗口 View-Console Window 显示原理图信息，Design Entry HDL 可以高亮选择的对象显示的信息包括：Attachments Modified(drawing)Color Nets Component Origins(objects)Connection(Wires)Pins(location)Coordinates Pin Names Directory(current)Properties Distance(point to point)Return History(drawings)Text Size Keys(assignments)命令即是 display-菜单中选择上述命令。显示多页图中的某一页 命令 File-Edit Page-Next 命令 File-Edit Page-Previous 命令 File-Edit Page-Go To 显示工具栏 View-Toolbars 显示格点、状态栏、命令窗口，一般在 View 菜单下选择 Grid,Status Bar,Error Status Bar,Console Window 命令 高亮对象 Display-Highlight，去掉高亮 Display-DeHighlight。打开 Markers 控制窗口 Tools-Markers 打开 Error 状态栏，View-Error Status Bar 3.7.3 两个不同网络名的网络连接的方法 需要将两个不同网络名的网络相连接时，使用 Standard 库中 Alias 将其相连，如下图：EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 30 3.7.4 检查连接关系 通过执行 Display-Attachments 命令可以显示所有元件和线网属性的连接关系，信号名总是连接在相关网络的中间，如果从属线指向了线网段的末端，则表示你错误的将该信号添加给了一个管脚。也可以启动智能感应功能查看信号名，执行 ViewData Tip 可以启动该功能，此时，只需把鼠标放在信号线上，即可报告该信号名。鼠标放在元件其它属性上则报告其它属性。3.7.5 保存设计 如果设计没有保存，Design Entry HDL 在标题栏会显示*标记。在 occurrence edit 模式，Design Entry HDL 不会显示*标记，即使是文件没有保存。在保存设计之前，Design Entry HDL 会自动检查原理图，检查类型包括电连接检查、图符检查、名字检查、其它检查。用户可以在 Tools-Option-Check 标签下进行设定。用户也可点击 Tools-Check 进行实时检查。Design Entry HDL 也会检查设计中其他页上的连接错误。保存的命令有以下几个：保存一个已经存在的设计：File-Save 用新名字保存一个已经存在的设计：File-Save As 保存一个新设计：File-Save 如果在保存时发现错误，会提示。可以点击 Yes 按钮查看，也可以使用命令 Tools-Markers 打开 Markers 对话框，然后点击相应错误条目，Design Entry HDL 会高亮这些错误位置。Design Entry HDL 在保存原理图时，并不拷贝原理图中使用的元件到本地库。另外，Cadence 还提供更强大的查错工具 Rules Checker，在 Project Manager，选择命令Tools-Rules Checker，具体的设定和使用，用户可以查阅帮助文件（安装目录doccheckpluscheckplus.pdf）。3.7.6 打开设计和恢复设计 打开设计 File-Open 恢复设计 File-Recover，然后在文件浏览器对话框中找到./temp/xxxnedtmp 路径，即是 Design Entry HDL 放置 undo log 文件的地方。每次启动 Design Entry HDL，都会在项目的 temp 路径下面创建一个临时路径。选择想要恢复的 undo log 文件。回复以前存储的版本 File-Revert，显示最新存储的版本。EDA 工具手册原理图分册 中兴通讯康讯 EDA 设计部 313.7.7 Drawing 符号 Standard 库中的 Drawing 符号见图 5，用于自动记录原理图的最后修改时间，及对原理图的说明等信息。Drawing 符号 3.8 Design Entry HDL 的模式 Design Entry HDL 提供了三种模式 In Hierarchy Mode Expanded Mode Occurrence Edit Mode 当你刚打开一个原理图时，顶层图标题栏括号中显示的 in hierarchy，意思是 Design Entry HDL 认可设计的所有页和层。如果在设计中有任何改变而没有存盘，就会在标题栏显示一个*标记。在这种模式下 Design Entry HDL 不允许完成诸如全局查找和全局导航的功能，要完成这些功能一定要进行扩展。Design Entry HDL 扩展设计去读所有的页，并能与其他工具进行通信。在执行扩展命令之后标题栏就显示 expanded。如果之后改变了设计，那么标题栏就显示 need expansion 并带有一个*。Occurrence Edit Mode 当生成网络表时，Design Entry HDL 保存设计数据成两种文件类型：Connectivity(verilog.v or vhdl.vhd)Properties(viewp