18 kV 4H-SiC ESC-IGBT结构设计与特性研究.pdf

现代电子技术Modern Electronics TechniqueSep.2023Vol.46 No.182023年9月15日第46卷第18期2020年，我国政府提出加速“新基建”进度1。“新基建”中的设施建设需要大量的功率半导体器件，尤其是在智能电网、工业级电源、高速动车牵引、舰载武器等超高压应用领域2。目前，硅功率器件是功率器件主力军，在耐压能力、工作频率以及转换效率等方面均接近理论极限34。随着超高压电力电子系统在高耐压、高功率、高开关速度、高工作温度以及小体积等方面提出更高的要求，硅功率器件的局限性越发明显。碳化硅（Silicon Carbide,SiC）相比硅具有更大的禁带宽度、更高的临界击穿电场和热导率等优异的材料特性56，并且也可以通过热氧化直接形成二氧化硅（Silicon Dioxide,SiO2）层。SiC绝缘栅双极晶体管（Insulated Gate Bipolar Transistor,IGBT）兼顾SiC材料优势以及高输入阻抗、高阻断电压、强电流输运能力、易于驱动等器件优势7，在超高压应用领域（15 kV）具有不可替代的地位。近年来，SiC IGBT关断损耗一直是研究关注的热点。2014年，DOI：10.16652/j.issn.1004373x.2023.18.009引用格式：张莉，陈致宇.18 kV 4HSiC ESCIGBT结构设计与特性研究J.现代电子技术，2023，46（18）：4752.18 kV 4HSiC ESCIGBT结构设计与特性研究张 莉，陈致宇（中国电子科技集团公司第二十九研究所 四川省高效电源变换技术工程研究中心，四川 成都 610036）摘 要：针对碳化硅（SiC）绝缘栅双极晶体管（IGBT）空穴抽取慢，导致关断损耗高的问题，文中提出一种发射极肖特基接触的18 kV 4HSiC IGBT（ESCIGBT）新结构。该结构在JFET区上方引入肖特基结，并将其与发射极短接，提供额外的空穴抽取路径，降低关断损耗。当ESCIGBT处于关断阶段时，随着耗尽层在漂移区中扩展，额外的空穴抽取路径开始工作，可以有效解决单一路径空穴抽取慢的问题，进而降低关断损耗。Sentaurus TCAD分析结果表明：ESCIGBT击穿电压为20.9 kV时，所提出的ESCIGBT的栅氧化层电场相比传统平面型有效降低 46%，栅氧可靠性有所提高；在正向导通特性无明显退化的前提下，ESCIGBT栅集电荷比传统平面型SiC IGBT结构降低37%，关断损耗和工业优值（IFOM=VceEoff）降低34%。另外，ESCIGBT易实现的工艺与主流SiC IGBT工艺兼容，适用于高频高可靠性电力电子系统。关键词：ESCIGBT；SiC IGBT；空穴抽取路径；肖特基接触工艺；栅氧可靠性；关断损耗中图分类号：TN322+.834 文献标识码：A 文章编号：1004373X（2023）18004706Structure design and characteristics research of 18kV 4HSiC ESCIGBTZHANG Li,CHEN Zhiyu(The 29th Research Institute of China Electronics Technology Group Corporation,Sichuan Research Center of High Efficiency Power Conversion Technology Engineering,Chengdu 610036,China)Abstract：In allusion to the problem that the hole extraction of SiC(silicon carbide)IGBT(insulated gate bipolar transistor)is slow,which leads to high turn off loss,a new 18 kV 4HSiC emitter Schottky contact IGBT(ESCIGBT)structure is proposed.In this structure,a Schottky junction is introduced to above the JFET region,and shorted to the emitter,so as to provide additional hole extraction path and reduce turn off loss.When ESCIGBT is in the turn off phase,additional hole extraction path can start to work with the Depletion region expanding in the drift region,which can effectively solve the problem of slow hole extraction in a single path,thus reducing the turn off loss.Sentaurus TCAD analysis results show that the breakdown voltage of the ESCIGBT is 20.9 kV,the electric field of the proposed ESCIGBT Gate oxide is effectively reduced by 46%compared with the traditional planar type,and the reliability of the gate oxide is improved.Under the premise of no significant degradation of forward conduction characteristics,the charge collection of the ESCIGBT gate is reduced by 37%compared to the traditional planar SiC IGBT structure,and the turnoff loss and industrial optimal value(IFOM=VceEoff)are decreased by 34%.The easy to implement process of ESCIGBT is compatible with mainstream SiC IGBT process,and is suitable for highfrequency and high reliability power electronic systems.Keywords：ESCIGBT;SiC IGBT;hole extraction path;Schottky contact process;gate oxide reliability;turnoff loss收稿日期：20230206 修回日期：202303074747现代电子技术2023年第46卷E.V.Brunt 等 人 制 备 了 20.7 kV 超 高 压 平 面 型 SiC IGBT8，在 8 kV 电源电压下进行开关测试，室温下测量关断时间为 720 ns，关断损耗为 5.4 mJ。2017 年，Liu Yanjuan等人提出一种在沟槽型SiC IGBT背面集成NPN集电极的新结构，以减少关断能量损耗9。新结构的关断损耗降低了 82.96%，但导通压降略有增加。2018年，Wei Jin 等人提出了采用二极管钳位的沟槽型 SiC IGBT10。PShield的引入可降低栅集电容，从而改善动态特性。2022年，Deng Xiaochuan等人提出一种混合沟道注入增强沟槽型 IGBT 新结构11，通过提供额外的空穴抽取路径，降低关断损耗，使工业优值（IFOM=VceEoff）相较对比结构分别降低了21%和22%。然而，现有研究成果一般以牺牲正向导通特性为代价以降低关断损耗，或 者 工 艺 流 程 复 杂 不 易 实 现。本 文 基 于 Sentaurus TCAD二维器件仿真，提出一种发射极肖特基接触的18 kV 4HSiC IGBT（ESCIGBT）新结构。1 机理研究为了提升关断阶段空穴抽取速度进而降低关断损耗13，充分利用 JFET 区，本文提出一种 18 kV 4HSiC ESCIGBT 新结构。ESCIGBT 和传统平面型 4HSiC IGBT（CIGBT）元胞结构如图1所示。ESCIGBT的特点在于将与发射极短接的肖特基结（Schottky Junction）作为空穴反阻挡层，进而引入额外的空穴抽取路径（即路径 B）。ESCIGBT中有三条载流子输运路径。其中，A（N-Drift/NCSL/PWell/P+路径）、B（N-Drift/NCSL/JFET路径）为空穴输运路径，C（N+/PWell/JFET/NCSL/N-Drift路径）为电子输运路径。未耗尽的高掺杂 NCSL可视为空穴势垒。由于NCSL掺杂浓度均匀，A和 B路径中的空穴势垒高度相等。不同的是两个路径的势垒宽度，路径A的空穴势垒宽度（WA）为：WA=WCSL-WWell-Wdep1（1）式中：WCSL是 NCSL 厚度；WWell是 PWell 厚度；Wdep1是PWell/NCSL 结在 NCSL 侧的耗尽层宽度。当 Wdep1WCSL-WWell时，NCSL将失去空穴势垒的作用。路径B的空穴势垒宽度（WB）为：WB=WWell-Wdep2（2）式中 Wdep2是肖特基界面在半导体侧的耗尽层宽度。不同工作状态下，路径A和B的势垒宽度决定了对应路径抽取空穴的能力，也表现为空穴电流密度大小。阻断状态下，PWell/NCSL结的耗尽层将形成夹断保护肖特基界面，降低肖特基界面的电场，进而降低因电场过大导致的隧穿电流，提升栅氧可靠性。此时，肖特基结反偏，NCSL 耗尽，路径 B 几乎不抽取空穴。导通状态下，高掺杂的 NCSL在路径 A和 B中均起到空穴势垒的作用，降低 PNP寄生晶体管的基区输运系数，增强了电导调制效果。此时，肖特基结反偏，NCSL几乎未 耗 尽，路 径 B 几 乎 不 抽 取 空 穴。另 外，由 于WwellWdep2，因此 WAWB。路径 A的空穴电流大于路径 B的，如图 2所示。由于势垒宽度的区别，当集电极电压（Vce）为6 V时，路径B空穴电流密度约为路径A的30%。图1 器件元胞示意图关断状态下，当栅极电压（Vge）高于 Miller平台电压时，器件仍处于导通状态，由于NCSL的空穴势垒作用，只有极少量的空穴被抽取。但是当 Vge下降到 Miller平台电压时，漂移区耗尽层开始扩展。漂移区耗尽程度较高时，NCSL被完全耗尽，从而失去空穴势垒作用。此时，肖特基结反偏，NCSL耗尽，由于漂移区存储着大量空穴，路径 B 开始抽取空穴。大量空穴被肖特基结抽取，则通过肖特基结的空穴电流迅速增加。图 3a）所示为 ESCIGBT 关断波形。当 Miller 阶段结束时，集电极电压（Vce）上升到负载电压，此时发射极的电流已经完全变为空穴电流，集电极电流也已经完全变为电子电流。图3b）所示为Miller阶段结束时器件内部空穴电流密度48第18期分布。路径 A 和路径 B 均通过大量空穴电流，并且路径 A空穴电流密度比路径B的高。图2 ESCIGBT等效电路及输出特性图3 ESCIGBT关断波形及空穴电流密度分布随后，集电极电流密度（Jce）开始迅速下降。此时，虽然漂移区已被耗尽，但是漂移区中仍然存在一定数量的空穴（低于漂移区掺杂浓度），这些空穴一部分通过复合的方式消失，另一部分仍然通过肖特基结被抽取，肖特基结继续通过空穴电流，但空穴电流逐渐减小。因此，路