一种机载雷达信号处理机实现方法_王亚祥.pdf

152电力与电子技术Power&Electronical Technology电子技术与软件工程Electronic Technology&Software Engineering随着无人机、飞艇等无人装备在军事领域的快速发展，无人装备凭借着高机动、低成本、长航时、零伤亡等优势被广泛应用到现代战争中。随之而来的是基于无人装备的雷达的广泛研制与使用。该种雷达集成对空/对海探测跟踪、战场实时监测、成像识别、地图测绘等功能。针对越来越复杂的战场环境，相对应的处理算法也越来越高，同时要求雷达信号处理机能够在极端时间内完成大数据量的浮点数运算，这些数据和算法都需要通用性强、性能优异的高速信号处理机来支撑实现。随着计算机和电子元器件技术的飞速发展，数字信号处理方法和理论研究以及信号处理机的研究已经成为众多领域的热门研究基础，信号处理机被广泛应用与通信、自动化控制、航空、航天、航海等各个领域。然而，在数字信号处理机功能及性能日益齐全的今天，信号处理机的实现原理、组成结构等也愈来愈复杂，信号处理机的功耗和体积也自然而然的不断增加，这些因素和结果都会对信号处理机乃至整个电子任务系统产生十分严重的影响。因此，如何找到信号处理功能性能与体积功耗之间的平衡点，正在成为整个电子通信领域不可忽视的热点。由以上不难看出，无人机载雷达对于雷达信号处理机在高集成、高性能、低功耗等方面提出了更高的要求。但是目前机载预警雷达信号处理领域通用架构虽然具备高性能、高可靠性等诸多优点，但该种架构在功耗和重量两方面无法满足无人机载雷达对于低功耗、轻质化的要求。本文通过对比分析 5 种常见的雷达信号处理机实现方案，选用了基于DSP+PFGA的处理架构方案，该种架构集成度高、通用性强、开发周期短，可满足无人机载雷达的轻质化、高性能、低功耗要求且具备很强的推广性和应用扩展功能。1 常见雷达信号处理机实现形式随着现场可编程口阵列（FPGA）和数字信号处理器（DSP）的制造工艺与技术的不断提高，信号与系统理论、数字信号处理理论的研究不断深入，雷达信号处理机正逐渐向全数字化、小型化发展。近年来，常见的雷达信号处理机主要有以下 5 种实现方案：1.1 基于高性能CPU+专用处理模块该种方案可实现多路宽窄带高速数据接入及信号处理，可实现全系统 SRIO 互联和以太网交换。常规的信号处理机箱采用通用处理架构，按模块功能划分，需要通用处理模块、专用处理模块、信息处理模块、数据交换模块和交换模块等至少 5 种类型，再加上机箱的背板、机箱二次电源、机箱箱体及配套的各种光纤电缆等物品，形态上通常是以机箱的形式呈现。以模块数量来计算，少则 5-6 块，多则 15-16 块，甚至多个机箱一起完成系统的某项既定任务，重量达数十上百千克，功耗则以千瓦为记。虽然该方案稳定可靠、性能优异，但该种架构中使用的信号处理机箱的功耗和重量均超出无人平台可承受能力；1.2 基于专业IC芯片该种实现方案是针对雷达具体用途的算法，专门开发一款与算法相匹配的芯片。该方案可以极好的控制雷达信号处理机和芯片的功耗、性能及处理速度，但是该类芯片普遍存在开发周期长、开发成本高等特点，并且在功能应用上欠缺灵活多变性。1.3 基于单片或多片DSPDSP 芯片高密度集成定浮点运算单元及寄存器，其体积小、运算快、结构通用等特性使它成为完成复杂信号处理算法的极佳选择。DSP 的主要特点如下：（1）配备独立的乘加运算单元及特殊指令，适合矩阵运算、滤波算法、FFT 以及其他信号处理运算。（2）DSP 内部拥有独立的地址和多种总线，能够同时完成取地址和取数操作，信号处理效率很高。（3）DSP 芯片的每条指令都由多个单元并行执行，程序运行的效率和速度得以提升。（4）DSP 芯片自带 DMA 控制器、外部存储器以及存储器扩展接口，可配合其他通信接口完成大数据快速传输。在工程实现上，虽然 DSP 可以实现复杂算法，且技术成熟，但是如果在诸如成像等领域需要处理大数据量、复杂任务的时候，数据处理时间长、数据率低，会造成很严重的资源浪费。而且，DSP指令更适合实现算法而不是逻辑控制，对雷达系统的控制显得不够灵活。1.4 基于FPGA架构随着现场可编程逻辑器件 FPGA 器件性能的不断提升，一种机载雷达信号处理机实现方法王亚祥（南京电子技术研究所 江苏省南京市 210039）摘要：本文针对无人机载雷达信号处理机亟待解决的轻质化、高性能、低功耗问题，提出了一种 DSP+FPGA 的设计架构方法，该种架构将 DSP 的高速数据处理性能与 FPGA 的高速数据传输、逻辑的控制能力相结合，可以最大程度的发挥两种芯片的处理性能。在分析比较目前常见的几种信号处理机实现方法后，经仿真数据在系统上的实测，该方法在重量、功耗、性能等方面均符合设计预期，还兼有通用性强、开发周期短、易于工程实现等特点。关键词：机载雷达；信号处理；DSP；FPGA153电力与电子技术Power&Electronical Technology电子技术与软件工程Electronic Technology&Software Engineering高端 FPGA 不仅拥有百万级的逻辑门数量、大量的 I/O 接口资源，还内嵌了许多处理器软核和 DSP 内核，可以协助或代替 DSP 实现一些需要大数据量的算法实现。但是由于高端 FPGA 产品价格昂贵且国产化进程相对较慢，出于成本和软硬件调试周期等方面的考虑，单独使用 FPGA 完成信号处理的情况十分少见。1.5 基于DSP+FPGA架构该种架构下，FPGA 可以完成大规模复杂流水运算操作，在大数据量的高速传输方面是 DSP 无法比拟的。采用 DSP+FPGA 的架构可以使 DSP 的高速数据处理性能与FPGA 的高速数据采集、逻辑的控制能力相结合，互补两者之间的不足之处。如表 1 所示。基于以上分析，从研发成本、工程实现等角度考虑，本文选用 FPGA 和 DSP 相结合的系统架构，充分发挥可编程逻辑器件 FPGA 和数字信号处理器 DSP 的各自优势，该种系统结构灵活、实时性强、成本较低且功耗热耗较低，能满足无人机载雷达信号处理的性能需求。2 信号处理机设计2.1 DSP芯片选型及上一代商用信号处理板及军事装备中大都采用的 DSP是 ADI 公司的 TS201。随着高数据率、大数据量、复杂运算等功能需求在雷达系统中逐步发展，单核 DSP 显然不能满足高速处理性能的要求。信号处理机升级改进所面临的迫切需求主要体现在两个方面：一是对单片 DSP 的处理能力要求越来越高，二是对处理器（或 IC 芯片）之间的拓扑结构和通信方式提出了更高的需求。ADSP-TS201 采用超级哈佛结构，静态超标量操作适合多处理器模式运算，可直接构成分布式并行系统和共享存储式并行系统。ADSP-TS201 的主要性能指标如下：（1）最高工作主频 600 MHz（1.67 ns 指令周期）；（2）支持 IEEE 浮点格式 32 bit 数据和 40 bit 扩展精度浮点格式。同时支持 8/16/32/64 bit 的定点数据格式；（3）允许 128 bit 的数据、指令和 I/O 端口访问，内部存储器带宽 33.6 GB/s；（4）32 bit 的地址总线提供 4 G 的统一寻址空间；（5）14 通道的 DMA 控制器支持硬件和软件中断，支持优先级中断和嵌套中断；（6）4 个全双工 LINK 端口支持最达 500 MB/s 的传输速度；（7）JTAG 仿真接口允许多片 DSP 仿真。ADSP-TS201处理器由处理器核和IO接口两部分组成。其中处理器核由两个计算块、两个整型算术逻辑单元、程序控制器组成。IO 接口由内部存储器、外部设备接口、14通道的 DMA 控制器、全双工的 LVDS 链路口、IEEEll491JTAG 接口组成。内部存储器为 24 Mb DRAM，外部设备接口包括 SDRAM 控制器、EPROM 接口、主机接口、多处理器接口。本文选用 TI 的高性能定浮点数字信号处理器 TMS320 C6678 作为系统处理核心。它主要特点如下：（1）集成了 8 个内核，内核频率最该可达 1.25GHz；（2）8 核并行处理速度最高可达 160GFLOP；（3）芯片每个内核有 32KB L1D、32KB L1P、512KB L2 和 4096KB 的多核共享存储器；（4）芯片集成了大量的高速串行接口，包括 SRIO、PCIe 等。（5）X4 的 SRIO 速率高达 20Gbps，以太网接口最高支持 1000Mbps 的传输速率；TMS320C6678 是基于 KeyStone 架构的 DSP 处理器，拥有 8 个 core，每个 CorePac 核的频率最高可达 1.25 GHz，可以提供强大的定点和浮点运算能力，同时芯片内部集成了Multicore Navigator、RapidIO、千兆以太网和 EDMA 等外设。由于芯片处理能力强，外设功能丰富，而且片内集成了大量的硬件加速器，例如 Packet Accelerator、Multicore Navigator等，可以广泛地应用在通信、雷达、声纳、火控、电子对抗等领域。图 1 是 C6678 的内部构造图。TMS320C6678 有 8 个 C66x 核，典 型 运 行 速 度 是1GHz。每个核配置为：32KB Level 1 Data SRAM，它和DSP 核运行在相同的速度上，可以被用作普通的数据存储器或数据 cache；32KB Level 1 Program SRAM,它和 DSP 核运行在相同的速度上，可以被用作普通的程序存储器或程序cache；512KB LL2 SRAM,它的运行速度是 DSP 核的一半，可以被用作普通存储器或 cache，既可以存放数据也可以存放程序。所有 DSP 核共享 4MB SL2 SRAM,它的运行速度是DSP 核的一半，既可以存放数据也可以存放程序。一个 64-bit 1333MTS DDR3 SDRAM 接口可以支持 8GB外部扩展存储器。C6678 集成一个 64-bit 1333MTS DDR3 SDRAM 接口，可以支持 8GB 外部扩展存储器，既可以存放数据也可以存放程序。它的总线宽度也可以被配置成 32 bits 或 16 bits。存储器访问性能对 DSP 上软件运行的效率是非常关键的。在 C6678 DSP 上，所有的主模块，包括多表 1：雷达信号处理实现方法对比方案实现形式特点1CPU+专用模块高可靠、高性能；功耗高、重量大；2专用 IC 芯片功耗低、高性能；开发周期长、成本高；3DSP体积小、运算快、技术成熟；处理复杂任务效率低；4FPGA高端芯片昂贵且开发周期长5DSP+FPGA效率高、通用性强、开发周期短154电力与电子技术Power&Electronical Technology电子技术与软件工程Electronic Technology&Software Engineering个 DSP 核和多个 DMA 都可以访问所有的存储器。每个 DSP 核每个时钟周期都可以执行最多 128 bits 的load 或 store 操作。在 1GHz 的时钟频率下，DSP 核访问 L1D SRAM 的带宽可以达到 16GB/S。当访问二级(L2)存储器或外部存储器时，访问性能主要取决于访问的方式和cache。每个 DSP 核有一个内部 DMA(IDMA)，在 1GHz 的时钟频率下，它能支持高达 8GB/秒的传输。但 IDMA 只能访问 L1 和 LL2 以及配置寄存器，它不能访问外部存储器。DSP 的内部总线交换网络，TeraNet，提供了C66x 核(包括其本地存储器)，外部存储器，EDMA 控制器，和片上外设之间的互联。总共有 10 个 EDMA 传输控制器（用于快速数据交换）可以被配置起来同时执行任意存储器之间的数据传输。芯片内部有两个主要的 TeraNet 模块，一个用 128 bit 总线连接每个端点，速度是 DSP 核频率的 1/3，理论上，在 1