一款双通道抗静电保护电路设计_于洪洲.pdf

wwwele169com|45信息工程0 引言在日常生活中由于静电现象无处不在，时时刻刻对电子电路产品产生严重威胁和可能的破坏，所以 ESD 保护是每一个电子产品必不可少的部分，虽然目前的半导体集成电路内部均设计了 ESD 保护单元，但是只能抵抗一部分能量较低的 ESD 静电破坏，大部分的抗 ESD 静电破坏的任务还需要交给专门的 ESD 保护器件来完成。ESD 保护器件主要安放在电子产品 PCB 印制板的端口处，比如电源端的输入和输出端口、执行器的驱动电路的输出端口、传感器的输入端口，以及数据通讯的连接端口等。针对不同的连接端口和其传输信号的特点，需要选取不同的ESD 保护器件或者组合，来进行 ESD 静电防护。为了满足 USB 接口等高速数据通讯端口的抗静电保护需要，设计一款双通道抗静电保护电路。电路原理图见图 1 所示，电路提供两个静电保护端口 D+和 D-，图中 T1 为普通 TVS 管，虽然抗静电效果好，但是其结电容比较大，一般在十几 pF 到几十 pF 之间，严重影响被保护器件的通讯速度，在这里我们采用串并联低电容二极管的方式解决这个问题，也就是图中的二极管 D1 和 D2，这两个二极管的结电容设计值一般在 0.5pF 以下。D1 提供反向静电泄放通道，D2 和静电击穿后的 T1 串联提供正向静电泄放通道。这样端口电容可以降低到 1pF 以下，既保证提供良好的抗静电效果，又不会影响被保护器件的高速数据通讯功能。另外，为了减小封装时芯片硅铝丝到管脚的寄生电容，电路采用 SOT-23 塑料封装。1 性能指标电路主要技术指标主要有三个，如下：（1）IO 端口电流：0.5A；（2）IO 端口电容：1pF；（3）IO 端口击穿电压：6V。2 电路功能设计IO 端口 D+、D-是高速通讯端口，在抗静电设计时必须考虑既能满足抗静电要求，又不能影响数据传输速度，一个单独的 TVS 管无法做到既兼顾低的击穿电压又满足 1pF左右的低结电容，所以采用 TVS 二极管 T1 与小的结电容二极管 D1 和 D2 串并联的方式来实现。我们称之为低电容TVS 结构，如图 2 所示。整个结构的总电容 CJ就等于 D2 和 T1 的串联电容，再与 D1 的并联。计算公式如下：2111221DTJDDDDTCCCCCCCC=+(1)由于电容CD2和CD1都很小，CT1要比两者大一个数量级，所以总电容 CJ由 D1，D2 决定，约等于 D1 和 D2 结电容之和。在图 1 中，两个 IO 端口采用相同的结构设计，但是共用一个TVS 二极管，整个结构形成了端口对端口，端口对地的正反向静电泄放通道，以实现对端口的抗静电保护。实际上我们可以扩展出更多的 IO 保护端口，以适应不同电路的需求，比如图 3 所示的具有 8 个 IO 保护端口的抗静电保护电路。一款双通道抗静电保护电路设计于洪洲，徐叔喜，沈吉（中国兵器工业第214研究所，江苏苏州，215163）摘要：文章介绍了一种双通道抗静电保护电路的设计过程和设计方法，并通过仿真计算验证了设计结果的正确性，最后介绍了版图设计的要点及工艺加工的关键难点。该保护电路主要用于USB端口的抗静电保护，比如计算机、笔记本电脑的USB接口，和U盘、手机等移动数据终端的USB接口。关键词：ESD；静电；低电容TVS结构图 1 电路原理图图 2 低电容 TVS 结构图图 3 8 端口的抗静电保护电路DOI:10.16589/11-3571/tn.2023.03.02446|电子制作 2023 年 2 月信息工程3 参数指标设计 3.1 IO 端口电容在图 2 中，IO 端口电容实际上是等效电容，主要由TVS 管 T1 和低电容二极管 D2、D1 的结电容决定，见图 2。T1 结电容分为两部分，势垒电容和扩散电容，当 PN结加反向电压时，扩散电容可以忽略不计，结电容主要由势垒电容 CB决定。计算公式如式(2)所示，其中 A 为 PN 结结面积，Na是 P 区的掺杂浓度，Nd是 N 区的掺杂浓度，Vbi是 PN 结自建电场，VR是外加反偏电压。*2()()sadBbiRadeN NCAVVNN=+(2)P+注入浓度为（1 4）E17/cm3，N 区注入浓度为（1 4）E17/cm3，N 型埋层的浓度为 0.9E15/cm3，同时结合版图中 PN 结的面积 A=0.158436mm2，计算结果：CT1=CB=2.79pF。IO 端口电容实际上取决于 TVS 管 T1 与二极管 D2 的串联，然后与二极管D1的并联，见图3。CD2的设计值为0.2pF，CD1的设计值为 0.5pF。根据前文公式(1)计算出总电容。计算结果：CJ=0.92pF。3.2 IO 端口击穿电压该参数指标 VBR在图 2 中应为 T1 管的击穿电压加上 D2的正向导通压降，其中 T1 击穿电压设计值为 8.4V，D2 正向导通压降约 0.8V。T1 管的击穿电压我们按照单边突变结理论进行分析设计，有如下公式：22scritBRBEVeN=(3)其中 Ecrit为硅的临界电场（即：5E4V/cm），s为硅的相对介电常数 11.9，最后得出 NB为 0.9E15/cm3。由于TVS 器件主要发生在 N 型埋层与 P 衬底之间，因此 NB即为N 型埋层的浓度。由于器件在研制过程中，N 型埋层为首次光罩注入，后续工艺加工过程中有多次高温长时间的退火工序处理，会对埋层产生向上的反扩散，因此，在选择砷埋层注入时，须对埋层的反扩散做预估处理，即增加剂量以提高多次高温长时间的退火所带来的浓度下降。3.3 IO 端口漏电流在原理图 2 中，IO 端口漏电流即为对地二极管 D1 的PN 结在电压反偏置，同时没有达到击穿电压时通过二极管的微弱电流。当 PN 结加反向电压时，外电场使空间电荷区变宽，加强了内电场，阻止了扩散运动的进行，而加剧了漂移运动的进行，形成反向电流。理想的 PN 结反向漏电流中包含了扩散电流与空间电荷区产生的电流两部分构成，而在硅器件 PN 结的耗尽层之间基本已经进入一个扩散的动态平衡或者叫做载流子耗尽状态，因此反向扩散电流已不起主要作用，而空间电荷区电流则起着主要的支配作用。因此我们主要对该空间电荷区电流进行分析计算。PN 结正常处于平衡状态时，势垒区内通过复合中心的载流子产生率大于复合率。当 PN 结处于反向偏置时，势垒区的电场加强，因此在势垒区通过复合中心所产生的电子空穴对来不及复合即被外界电场驱走，因此势垒区内通过复合中心的载流子产生率大于复合率，从而形成空间电荷区产生电流。该电流公式表述为：IG=qGXDA，其中，A 为 PN 结结面积（图 3 中 T1 的 PN 结结面积），XD为势垒宽度，G为净产生率（即单位时间单位体积内势垒区所产生的载流子数）。由于在势垒区 nin，nip，因此势垒区电流的净产生率 G=ni/(2)，代入上式即得出空间电荷区产生电流的计算公式：2iDGqn X AI=(4)公式中 ni为本征载流子浓度，XD为势垒区宽度，即为耗尽层宽度，由器件施加的反向电压所决定（取 3.3V），计算公式如下：2/DroXBVz qNc=(5)因此代入所有数据，可以得出空间电荷区产生电流IG=0.055A 左右。该数据为理论计算结果，实际的漏电流会因为加工过程中的生产缺陷而有所增加，参考设计仿真部分的 IO 端口漏电流仿真结果，能够满足设计要求。空间电荷区产生电流即反向漏电流的大小还与构成 PN 结的半导体材料禁带宽度呈指数关系，同时该漏电流中还包含了表面漏电，而该表面漏电主要对工艺加工过程中生产缺陷（包括离子注入带来的晶格位错、介质淀积过程中引入的可动电荷等）的产生进行严格的控制。4 设计仿真 4.1 原理仿真根据图 2 中的原理图，结合具体指标要求，我们把电路中各个元件的参数设置如下：T1 击穿电压为 8.2V，结电容为 3pF；D1 正向导通电压为 0.8V，低电容二极管 D2 结电容为 0.3pF，D1 结电容为 0.5pF。采用上述数据，对图 2 中的电路进行 I/O 端口 SPICE仿真，仿真结果如图 4 和图 5 所示。结果数据如下：(1)I/O端口击穿电压VBR=8.8V（I/O端口电流IIO=1.0mA）；wwwele169com|47信息工程(2)I/O 动态导通电阻 RDYN=0.82（IIO=1.0A）；(3)I/O 动态导通电阻 RDYN=1.0（IIO=1.5A）；(4)I/O 端口总电容:CIO=0.62pF0.76pF（CD2=0.210%，CD1=0.510%）。经过 SPICE 原理仿真，验证了我们电路设计时各个二极管在参数分配上的可行性。图 4 I/O 端口的伏安特性曲线图 5 I/O 端口电容特性曲线 4.2 版图设计在完成原理仿真之后，进行了电路的版图设计，完成之后的版图如图 6 所示，管芯总面积为：718m392m（不包含缓冲区和划片槽），图 6 中其实提供了四路 IO 保护端口，其中两路为备用，是为了防止在实际工艺加工过程中，可能出现的工艺不稳定，导致某一路的参数指标稍微大于设计值，可以用备用的两路当中的一路来代替。在 图 6 中，正 中 间 的PAD 下 面 是 T1 管，这 个PAD 只做晶圆测试用，实际封装时不使用。四个角的四个 PAD 下面是 D1 管，而旁边叉指状的为 D2 管。之所以设计成叉指状，是为了增大结面积，提高泄放电流的能力，而又不会明显增加结电容。图 6 抗静电保护电路版图 4.3 工艺仿真图 7 是低电容 TVS 结构一个通道的剖面图，对应图 2中的原理图，二极管 D1 是由 N-外延层、P+衬底和 P 型隔离形成的 PN 结构成。二极管 D2 是由 P+注入和 N-外延层形成的 PN 结构成，T1 是由 N+埋层和 P+衬底之间的 PN结构成。仅仅对电路进行 SPICE 仿真是远远不够的，接下来我们采用 TCAD 软件对图 7 中的结构对进行实际工艺制作流程仿真，主要采用掺硼衬底中进行砷埋层注入后生长外延层。多通道（即 I/O 端口）对 GND 之间的 TVS 即依靠砷埋层与衬底之间的齐纳二极管实现，仿真代码如下：go athenainit silicon c.boron=1.0e18 orientation=111 deposit oxide thick=0.50 divisions=5etch oxide left p1.x=1structure outf=TVS1_etch.strimplant arsenic dose=7.0e15 energy=100 gauss tilt=0 rotation=0 crystal method fermi compressdiffus time=60 temp=1150 nitro press=1.00图 7 低电容 TVS 结构纵向剖面示意图48|电子制作 2023 年 2 月信息工程即 衬 底 浓 度 取 1E18/cm3，砷 埋 注 入 选 择 剂 量7E15cm-2，能量 100Kev。仿真击穿电压和击穿之前的漏电流如图 8 和图 9 所示。图 8 低电容 TVS 器件 IO 端口击穿电压仿真图放大图 8，根据仿真结果，I/O 端口实际击穿电压为9.57V，满足设计要求。在 IO 端口击穿之前，IO 端口的漏电流为 pA 级别（数值非常小，即几乎无漏电），IO 端口漏流满足设计要求，具体如图 9 所示。图 9 IO 端口击穿曲线击穿点局部放大5 设计总结 5.1 版图设计要求为了满足电路设计，版图设计时应注意以下事项：（1）所有层次尽可能地不能出现垂直拐角，而应保持一定的弧度，以保证良好的击穿特性；（2）埋层与隔离之间的间距应保持足够的距离；（3）为后续划片，版图中的芯片边界须做PAD刻蚀处理。5.2 工艺要求为了满足电路设计，工艺设计时参考以下数据：（1）晶圆衬底参数选取 0.014cm 0.02cm；（2）NBL 埋层的浓度应该为：1E15cm-3；（3）N-型外延参数为：30cm，厚度为 10m。5.