一款600V高压VDMOS器件的设计_单长玲.pdf

第 2 期2023 年 4 月机电元件ELECTOMECHANICAL COMPONENTSVol.43 No.2Apr.2023收稿日期:2022 12 10研 究 与 设 计一款 600V 高压 VDMOS 器件的设计单长玲，习毓，丁文华(西安卫光科技有限公司，陕西西安，710065)摘要:本文基于高压 VDMOS 器件的导通电阻模型，探讨了导通电阻影响因素;在保证器件击穿电压的同时，优化了外延层电阻;采用 JFET 注入工艺，减小 JFET 电阻;同时结合器件结构、元胞密度和芯片面积来降低器件的导通电阻。通过工艺仿真和二维数值仿真相结合的方法，设计了一款 11A/600V 的功率VDMOS 器件。经流片测试数据表明，产品性能达到国外同型号产品的参数水平。关键词:导通电阻;工艺仿真;二维数值模拟;JFET;漂移区Doi:10 3969/j issn 1000 6133 2023 02 006中图分类号:TP391.9文献标识码:A文章编号:1000 6133(2023)02 0025 031引言功率半导体器件在导通状态下电阻上的功率损耗，影响器件的功率输出，为了在额定的电流下降低器件的功率损耗，提高功率输出的能力，器件的导通电阻则越小越好。由于导通电阻与击穿电压呈 2 5 次方的关系，对于高压 VDMOS，导通电阻的优化设计成了非常重要的工作。要减小导通电阻，可通过并联足够多的元胞实现，但并联元胞数目增多，寄生电容会增加，就会影响到器件的开关时间，需折中考虑。因此，在器件设计时要在纵向参数和横向结构折中考虑，尽可能地降低器件各个部分的电阻。2导通电阻模型对于单一的 VDMOS 器件元胞，导通电阻的物理结构如图 1 所示。se为源区接触电阻;S为源区扩散电阻;ch为沟道电阻;a为积累层电阻;J为结型场效应管电阻;e为漂移区电阻;sb为 n 型衬底电阻;cd漏区接触电阻。对于设计者，se、S、cd和 sb尽量达到工艺允许的最小值，便只需考虑 ch、a、J和 e的优化设计问题。沟道电阻 ch:通过减小沟道长度或增加沟道内电子迁移率的办法来减小沟道电阻。对于 n 沟道MOS器件，硅器件电子迁移率近似看作常数，沟道长图 1VDMOS 剖面结构导通电阻分布示意图度通过 n+和 P body 两次扩散的结深来控制，在保证器件击穿时沟道不被夹断，沟道长度越小则沟道电阻越小。积累层电阻 a:由于表面的散射作用，积累层电子的表面迁移率被限定在 500V/cm2s。为了减小积累层电阻，只有减小积累层长度 La。在高压器件中La 值也应小于耗尽层宽度的 2 倍，但 La 并不能无限制地减小，因为 La 减小会造成的 J和 e的增大。在高压器件中，a 相对 J和 e只占总电阻 on 很小的一部分，所以在设计中往往先满足 e和 J，a 变得更小几乎可以忽略不计。JFET 电阻 J:结型管电阻是元胞区两个 P 阱之间截面导体的电阻 间距越小 J越大，间距越大 J越小。但 P 阱间距不能无限制地增大，因为间距太大会导致元胞区击穿电压的降低。因此 P 阱间距必须在保证击穿电压的条件下，尽可能大些。漂移区电阻 e:对于高压 VDMOS，漂移区厚度高达几十微米，所以漂移区电阻 e 占器件导通电阻 on 的比例非常高，必须结合器件击穿电压进行重点考虑。3漂移区设计漂移区设计的原则为以减小导通电阻为目标，兼顾栅电荷、开关时间特性和其他电参数，通过计算机仿真技术，优化元胞结构;以缓解表面电场、提高击穿电压，用计算机仿真和工艺试验相结合的手段，同时优化器件终端结构。漂移区电阻率和厚度低的漂移区浓度 NB和厚的漂移区厚度 WB可以提高击穿电压，但会使导通电阻 on 变大;高的漂移区浓度和薄的漂移区厚度使导通电阻变小，但击穿电压会变小。所以我们必须选择最佳的漂移区参数，以便在满足一定漏源击穿电压要求的前提下，得到较小的导通电阻。针对 600V 的 VDMOS，根据公式(1)计算出多组漂移取得(NB，WB)组合。再根据公式(2)可以计算出漂移区的浓度的上限值，根据公式(3)可以计算出漂移区的厚度的上限值，并结合导通电阻 on和击穿电压的仿真结果选出产品最优的(NB，WB)作为漂移区的浓度和厚度。BVDSS=EcWBqNBW2B20si(1)NB=42 1013BV()DS43(2)WB=Xmn+Xjp=20si BVDSqN()B12+Xjp(3)=1qnNB(4)设计中，击穿电压预留 10%15%的余量，根据以上公式计算出漂移区浓度 NB=2 34e14cm3，把 NB代入公式(4)计算出相应的电阻率 =20 cm，漂移区的厚度根据公式(3)和计算机的仿真结果，漂移区的厚度 WB=52m。器件工艺设计对于高压器件，要降低器件的静态损耗，除了在设计上尽可能的降低每部分的电阻外，在工艺中增加JFET 区注入，并适当调整注入的剂量和退火时间，也可以降低器件的导通电阻，提高电流密度。本文产品采用的工艺流程如图 2 所示。图 2工艺流程 产品版图设计VDMOS 器件通常使用条形结构、方形元胞和六角形元胞三种元胞结构。因为VDMOS 的on 与沟道宽度成反比，不同的结构会影响沟道密度，从而影响导通电阻 on，条形结构避免了其他元胞结构设计中固有的几个角，可以确保栅极氧化层的质量更高，同时在生产过程中孔刻蚀作业效果更好，易于生产。本文设计产品为高压产品，同时兼顾考虑导通电阻和开关时间，产品选用条形元胞结构，最终芯片尺寸为65mm 41mm。(4)器件仿真结果将以上设计结果导入二维仿真软件 ISE TCAD中进行工艺和器件参数仿真。工艺仿真结果如图 3 所示。击穿电压的仿真结果从图 4 可以看出，击穿电压图 3工艺仿真结果仿真值为676V，满足产品设计要求;图 5 为元胞导通电阻的仿真结果，通过版图优化设计横向尺寸及元胞数62机 电 元 件2023 年目，器件的导通电阻为042，达到设计要求;阈值电压仿真结果由图6 可以看成为302V，满足设计要求。图 4击穿电压仿真结果图 5元胞导通电阻仿真结果图 6阈值电压仿真结果4试验结果与讨论对本文设计 11A/600V 器件，通过流片制造以及封装测试，静态参数和动态参数均满足要求，测试结果见表 2。从参数测试结果可以看出，本文采用的设计和工艺，使产品的导通电阻减小了约 30%，其他静态参数和动态参数均达到了同型号产品 IFPC50 的水平。从表 2 和图 4、图 5、图 6 仿真值的对比可以看出，本文产品的仿真值和实测值非常接近，可以用于指导设计和生产。表 2测试参数的比较名称本文产品实测值IFPC50BVDSS(V)651 657600VVth(V)2 71 2 762 4IDSS(A)1 14 1 81100on()0 428 0 4340 6Gfs(S)12 7 13 25 7td(on)(ns)16 4 1718(typ)tr(ns)32 36 437(typ)td(off)(ns)87 6 89 688(typ)tf(ns)36 4 3836(typ)5结论本文通过理论计算和模拟软件对高电压 600V/11A VDMOS 的正向导通电阻和反向击穿电压进行模拟 分 析，分 析 结 果 表 明，当 漂 移 区 掺 杂 浓 度2 34e14cm3、漂移区厚度为 52m、JFET 注入剂量1e12cm2、结深 2 2m，P 阱结深 4 5m 时，导通电阻和反向耐压最优，性能达到国外同类产品水平。参考文献:1 王英，何杞鑫，方绍华 高压功率 VDMOS 管的设计研制 J，电子器件，2006，29(1)2 刘恩科，朱秉升等 半导体物理学 西安:西安交通大学出版社，1998 3 胡玉松，冯全源，陈晓培 一款 600V VDMOS 终端结构的设计 J 微电子学与计算机，2014，(06):135 138 4 姜艳，陈龙，沈克强 VDMOS 的导通电阻模型 J 电子器件，2008，31(2)5 程松，李润新，刘伯学 VDMOS 管期间模拟研究J 微电子学，2007，37(3)6 许高潮 一种具有 VLD 终端结构的 600V VDMOS 设计 D 成都:电子科技大学，2015，35 42 7 张永峰 700V 高压 VDMOS 器件设计 学位论文 东南大学，201272第 2 期单长玲等:一款 600V 高压 VDMOS 器件的设计