FPGA片内PLL电磁抗扰度的热应力效应测试分析.pdf

学术探讨292023 年第 3 期 安全与电磁兼容0引言随着 5G、人工智能、物联网、大数据及其在高速通信、无人系统、工业互联网、先进能源、先进空天等领域的广泛应用，各类装备面临严峻的电磁安全问题1。电磁兼容（EMC）问题作为电磁安全的重要组成，逐渐从系统级和设备级不断向着电路模块级、电路板级和元器件层级深入发展2。在元器件层级上，集成电路作为典型代表，随着制造工艺和半导体技术的发展，金属-氧化物-半导体（MOS）器件尺寸的不断缩小，芯片集摘 要：针对集成电路(IC)在复杂物理环境中的电磁抗扰度漂移问题，研究了环境热应力对基于供电网络传导耦合的现场可编程逻辑门阵列(FPGA)内嵌锁相环(PLL)电路电磁抗扰度的影响。分析典型 FPGA 片内 PLL 的功能原理及电磁干扰机理；将环境热应力干扰因素引入 PLL 电磁抗扰度测试研究中，设计基于电磁干扰直接功率注入(DPI)与热应力耦合的抗扰度测试平台；测试分析了在 20110热应力范围内，电磁干扰分别通过 1.2V、2.5V 和 IC 地电源网络注入片内 PLL 时，其电磁抗扰度特性变化。结果表明，当片内 PLL 功能单元受到不同注入路径的电磁干扰时，其在不同频段的电磁抗扰度变化趋势基本一致；考虑热应力因素影响时，片内 PLL 的电磁抗扰度特性会发生明显漂移，且当锁相环的 2.5V 工作电压受到电磁-热复合应力干扰时，PLL 的电磁抗扰度最弱，热应力干扰因素加剧了其抗扰度的漂移。关键词：集成电路；锁相环；电磁抗扰度；热应力引用格式:程俊平，李鹏程，沈小奇，等.FPGA 片内 PLL 电磁抗扰度的热应力效应测试分析 J.安全与电磁兼容,2023(3):29-36.ChengJunping,LiPengcheng,ShenXiaoqi,etal.TestandAnalysisofThermalStressEffectontheElectromagneticImmunityforPLLofFPGAJ.SAFETY&EMC,2023(3):29-36.(inChinese)Abstract：TosolvetheElectromagneticImmunitydriftproblemofIntegrateCircuit(IC)incomplexphysicalenvironment,theinfluenceofambientthermalstressonelectromagneticimmunityofaFieldProgrammableGateArray(FPGA)embeddedPhaseLockedLoop(PLL)basedontheconductioncouplingofthepowersupplynetworkisinvestigated.ThefunctionalprincipleandelectromagneticinterferencemechanismofPLLonFPGAchipareanalyzed.TheenvironmentalthermalstressinterferencefactorwasintroducedintothestudyofPLLelectromagneticimmunitytest,andanimmunitytestplatformwasdesignedbasedonthecouplingofdirectpowerinjection(DPI)andthermalstress.Inthethermalstressrangeof20110,theelectromagneticimmunitycharacteristicsofPLLonchipweretestedandanalyzedwhentheelectromagneticinterferencewasinjectedthrough1.2V,2.5VandICgroundpowernetworkrespectively.TheresultsshowthatwhenthePLLfunctionalunitissubjectedtoelectromagneticinterferencefromdifferentinjectionpaths,itselectromagneticimmunitychangesindifferentfrequencybandsarebasicallythesame.Whentheinfluenceofthermalstressfactorisconsidered,theelectromagneticimmunitycharacteristicsofPLLonthechipwillshiftsignificantly.Whenthe2.5VworkingvoltageofPLLisinterferedbytheelectromagneticandthermalcompositestress,theelectromagneticimmunityofPLListheweakest,andthethermalstressinterferencefactoraggravatesthedriftofitsimmunity.Keywords：integratecircuit(IC);PLL;electromagneticimmunity(EMIM);thermalstressFPGA 片内 PLL 电磁抗扰度的热应力效应测试分析TestandAnalysisofThermalStressEffectontheElectromagneticImmunityforPLLofFPGA解放军信息安全测评认证中心 程俊平 李鹏程 沈小奇 齐国雷成密度成倍增加。与此同时，日益恶劣复杂的工作环境对信息设备造成的电磁、过电压、热应力等干扰耦合效应，严重威胁集成电路的可靠性和功能安全。IC 在复杂物理环境中的电磁抗扰度和电磁健壮性逐渐成为电子设备 EMC 问题中的关键要素3-7。为解决集成电路 EMC 问题，国内外学者进行了长期且大量的研究。文献 7 系统梳理了集成电路技术的发展趋势及其对 IC 级电磁兼容的影响；文献 8 进一步整理了 IC EMC 问题的解决方法和当前取得的阶段性研Academic Research30SAFETY&EMC No.3 2023究成果；吴建飞等人从汽车电子 IC 应用出发，综述了车规级芯片在 EMC 测试方法、建模仿真方面的研究情况，并建立了车用微控制单元的瞬态脉冲抗扰度行为级模型9；为精准探测印制电路板因元器件集成度增加而存在的潜在 EMC 性能缺陷，中电科第五十八研究所对比研究了静电放电抗扰度试验、电快速瞬变脉冲群试验和浪涌冲击试验对板级 EMC及相关元器件的影响，设计了具体可行的板级 EMC 测试方法10。针对 IC 在复杂物理环境中的电磁抗扰度退化问题，文献 11-12 中设计了系列实验，测试分析在热应力和过电压影响下，ARM Cortex-M4 处理器正常工作状态中的电磁抗扰度特性、运行故障、电流消耗等变化情况，实验证实在热-过电压等复合应力作用下，处理器的电磁抗扰度特性逐渐恶化，器件物理特性明显下降。针对电源电压噪声引起的 IC 时钟频率输出抖动的问题，国内外学者分别从建模仿真、设计优化及算法改进等方面进行了系统深入研究，并提出了多种有效地解决方案13-15。然而，针对 IC 内部时钟功能单元在复杂应力作用下的抗扰度变化问题的相关研究较少，环境热应力对基于供电网络传导耦合的IC 内嵌 PLL 电路电磁抗扰度的影响有待深入研究。本文以典型 FPGA 内嵌的 PLL 功能单元为研究对象，在已有的研究基础上，深入分析了片内 PLL 的工作原理及电磁干扰机理，设计了基于直接功率注入法的热应力耦合抗扰度测试平台16，在环境热应力因素影响下，进行测试并对比分析不同电源网络电磁传导注入所引起的 PLL 电磁抗扰度的漂移变化特性。1FPGA 片内 PLL 干扰机理分析片内 PLL 设计是 IC 设计中的一个重要环节，在无线通信、高频通信和数字通信等领域 PLL 的使用占据重要地位。本文以 Cyclone IV 系列 EP4CE15F17C8N 型FPGA 为研究对象，其包含四个通用的 PLL，分别位于芯片的四个边角，采用独立的 2.5 V 电压供电。作为FPGA 时钟网络的重要组成部分，PLL 主要通过时钟控制单元为 FPGA 内部及外部通用设备（如：外部存储器）等模块提供稳定的时钟管理，待测 FPGA 内部时钟网络及 PLL 分布如图 1 所示。1.1 片内 PLL 功能原理锁相环实质是一个混合信号负反馈系统，在 FPGA内部，其功能结构如图 2 中虚线框所示。从反馈系统的角度理解，PLL 实现的是输入频率与输出频率之间的传递，利用 IC 外部输入的参考信号控制环路内部振荡信号的频率和相位。由鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LP）和压控振荡器（VCO）组成。外界时钟信号或芯片内部时钟网络所生成的时钟信号可通过inclk0 和 inclk1 进入可支持内部逻辑静态选择的时钟控制模块，经一系列选通设置进入 PFD，通过和标准时钟的对比产生差分相位信号，随后信号经电荷泵和环路低通滤波器的处理生成电压信号，控制 VCO 工作，进而使得 VCO 的输出时钟锁定为参考时钟的 n 倍。片内PLL 各组成单元主要功能如下：PFD 主要作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成电压信号输出；CP 为环路滤波器提供充放电电流；LP 提供低通滤波特性，滤除 PFD 输出中的高频分图 1 FPGA 内部时钟网络及 PLL 分布学术探讨312023 年第 3 期 安全与电磁兼容量，形成压控振荡器的控制电压；VCO 通过 LP 输出的控制电压实现对振荡器产生的周期信号的频率控制。因为锁相环采用负反馈的工作方式，微小的输入变化便会引起反馈电路产生较大的反馈信号，所以整个 PLL 单元对反馈回路的抗扰度要求很高，而 PLL 工作不稳定的主要来源则是其工作电压的波动14。因此，下文将通过电压变化来分析 PLL 功能单元受热应力时，其电磁抗扰度特性的变化。1.2 干扰机理分析片内 PLL 作为电磁传导耦合进入 FPGA 内部最易干扰的典型功能单元和电路结构，分析外界电磁干扰和环境热应力因素对片内 PLL 的干扰机理，对于改进待测 FPGA 电磁兼容设计，提升 IC 整体电磁抗扰度具有重要的意义。1.2.1 电磁干扰机理分析芯片内部基本的电路结构十分复杂，且对于生产厂商属于商业机密，难以得到详实具体的电路结构。因此，从具体电路结构级分析其电磁干扰机理是十分困难的。宏观上分析，外界 EMIM 通过任意电源或 IC 地网络注入至器件内部，首先会引发片内逻辑电压抖动等电源完整性问题（PI）。而 FPGA 丰富的布线资源和内部逻辑电路会使得因供电网络干扰引起的各种 PI 问题迅速耦合响应至各功能单元，影响数字逻辑电平的变化与信号通信，进而引起特定功能电路逻辑紊乱或行为失效，导致输出信号产生完整性问题。如图 3 所示，根据 PLL 各单元工作原理，在没有干扰信号时，设外界输入 PFD 参考信号电压 Ui(t)和VCO 输出信号电压 Uo(t)分别为：iiii()sin()U tutt=+（1）oooo()cos()Ututt=+（2）式中，i为输入信号的振荡角频率，i(t)为输入信号的瞬时相位，o为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，是电路的固有振荡角频率，o(t)为输出信号的瞬时相位。根据 PFD 的工作原理，则 PFD 的输出电压可表 示为：（3）式中，K 表示 PFD 的乘积参数因子，为常数。经环路滤波器滤除式（3）中的和频分量，则 VCO 的输入控制电压可表示为：Cioioio1()sin()()()2UtKuuttt=+（4）根据压控振荡器压控特性可知，压控振荡器的振荡频率 u(t)以 o为中心，随输入信号电压 UC(t)的变化而变