具有预加重作用的10_Gbps发送端设计_王雷.pdf

第 卷 第 期 年 月电 子 器 件 .项目来源：模拟集成电路重点实验室基金项目（）；国家自然科学基金项目（，）；航空科学基金（）收稿日期：修改日期：，（，）：，（），（），（），：；：具有预加重作用的 发送端设计王 雷，刘 涛，陈 鑫，张 颖（南京航空航天大学电子信息工程学院，江苏 南京）摘 要：针对 高速 发送端信号完整性问题，对关键模块进行优化设计，包括高速串行器、前馈均衡电路（）、电流数模转换器（）控制电路等。为降低时钟性能的要求，对传统电流模逻辑（）串行器进行改进，通过调整时钟占空比的方法，设计四分之一速率的串行器，并依次更替控制输入数据的等相位差时钟，可以得到 所需的多路延迟数据。为了均衡由于信道的各种非理想因素产生的信号频率上的衰减，采用 控制抽头系数的三抽头前馈均衡器对线路衰减进行均衡，提出使用 对信道衰减进行建模，并以此来设计滤波器的方法，快速简便确定抽头系数，将抽头系数映射到 的不同控制位从而获得针对不同信道衰减的。最终，设计基于 工艺实现。仿真结果显示数据传输达 时高速串行器逻辑正常，数据眼图良好，输出抖动在 ，满足高速背板通信电路的标准。关键词：多通道高速串行器；高速；前馈均衡器；电流数模转换器中图分类号：；文献标识码：文章编号：（）在信息时代，市场对高速通讯的需求越来越高，因而对于高速串行接口的研究也逐渐成为热点。它相对于传统的并行传输技术具有诸多优势：差分传输的方式增强了信号在远距离传输过程中的抗干扰能力；高速串行方式传输既有利于远距离传输也能减少芯片封装时的接口数量，还可以有效地减少布线冲突；并且将时钟嵌入在数据流中，解决了限制数据传输速率的信号时钟偏移问题。因此，以 技术为核心的串行接口逐渐取代并行接口成为了主流。文献提出了一种系数可调的前馈均衡电路（，），通过使用反相器调节尾电流 管状态进而控制尾电流大小，使电路能适用于不同衰减的信道。但导通状态下的 管工作在线性区，输出阻抗较小无法抑制共模噪声，数据容易受到电源、地噪声的干扰。文献采用差分编码技术对数据进行并转串和 均衡控制，但由于其特性，二抽头 便需要 个驱第 期王 雷，刘 涛等：具有预加重作用的 发送端设计 动器并联，电路复杂度高，不适用于多抽头的情况。对于电流模逻辑（，）的数据选择器（，），文献将其改进为四分之一速率结构，该结构大幅降低了对时钟速率的要求，但是需要相位差为 的两路时钟和数据进行与逻辑运算，增加的逻辑运算结构给信号带来噪声，降低了信号的信噪比。针对以上设计存在的问题，本文对（）发送端关键模块进行了优化与设计。提出一种三级级联的高速串行器架构，根据电路工作时的性能需求，分别采用数字和模拟电路设计方法，分别结合三种不同结构的串行器完成串化过程，增加了设计的可靠性。对文献提出的四分之一速率的 进行优化，改用占空比为的时钟信号，避免了数据与时钟在运算过程中引入的毛刺，同时每个 作为一个 抽头，依次轮换时钟信号控制的尾管，可以得到不同相位的数据，实现在不需要额外延迟单元的条件下得到均衡所需的三路延迟数据，增加了电路的鲁棒性。对文献中的结构进行改进，采用以 电流源为电流镜结构的 精确控制三抽头前馈均衡器（，）的抽头系数，通过对三个抽头的调节来获得多重程度的预加重能力，可以根据不同信道更加精确地改善信号传输质量。下文中，首先在第 章从整体上介绍发射端的模块架构。然后在第 章阐述了本文设计的三级串行器，并对最后一级串行器在结构上进行重新设计，重点分析优化后四分之一速率 的工作原理。接着在第 章针对链路的均衡，阐述了本文对于 电路的结构设计，辅助得到抽头系数，并引入 的结构得到了适合多种信道的均衡。最后在第四章，将本文设计的发射端电路用 工艺来实现，仿真结果显示，串行器逻辑工作正常，均衡效果良好，发射机数据传输满足背板通信标准。发射端整体架构如图 所示，发送端主要包括 编码器、并串转换模块和 部分。系统对接收的并行数据 首先通过先入先出缓存器（，），经 编码器对数据编码处理，路 的并行信号分别经 数字串行器、和 三级并转串模块形成一路 的高速串行差分信号，数据由 预加重处理后发送到信道。其中由锁相环来提供系统时钟，设计最后一级采用四分之一速率的串行结构，数据传输所需的最高时钟为 ，减轻了压控振荡器（，）的设计压力。图 发射端整体架构 多通道高速串行器设计在高速串行发射机设计中，系统所能提供的时钟频率上限和串行器对于传输最窄脉冲的能力往往是限制发射机数据传输速度的关键。一方面，系统时钟由锁相环提供，而 的性能限制了系统所能提供的最高时钟。另一方面，系统所能接受的最高时钟频率受限于时钟缓冲器能允许的最小时钟，传统的全速率数字串行器很难达到 的传输速率。本文针对以上两点对高速串行器提出新的架构，整体上以数字域与模拟域的角度分开考虑，根据串化速率分别采用三种不同结构的串行器，数电 子 器 件第 卷据依次经过数字、来完成数据的并转串。数字域串行器设计数字域的并转串分两步进行，第一级采用图（）所示移位寄存器结构的 模块处理信号，系统接收编码器发出的 路 的并行信号，分为 路经过数字域串行器，该结构可以通过一次并转串得到 路 的 数据信号，并且电路的输出波形抗抖动能力强，可得到近似于理想的方波，有利于下一级的串化处理。第二级并转串是采用传统树形结构的 将八路 数据信号串化为 路 的串行信号。第一级 的最高工作速度为 ，可利用 标准单元库中的 触发器和二选一数据选择器搭建，同时系统需要占空比为 的 时钟信号，因此要对时钟进行五分频，以数字计数器结构的分频器配合与门调节时钟占空比。分频电路也由标准单元库中的原件搭建，结构如图（）所示，由三个 触发器和与门构成。第二 级 串 行 器 处 理 的 最 高 速 率 达 到 了，标准单元很难达到这样的工作速度，因此本文采用传统的 和 结构的 触发器来实现树形结构的并转串。图 标准单元并转串电路 模拟域串行器设计第三级并串转换电路工作速率达，数字电路工作速率难以达到，而模拟电路中电流模逻辑 最高工作速率取决于器件的截止频率（，），工艺器件最大 能达到，理论能设计 的。高速时钟的抖动是高速 设计的另一个障碍，对于 数据速率的传统半速率 在最后阶段需要 时钟。在如此高的速度下，引起的时钟抖动与 的时钟周期几乎相近，这使得高速设计的鲁棒性极大地降低。同时高速时钟的抖动可能会引起时钟边缘的偏差，从而导致错误数据的采样。为将电路工作速率提高 并降低对系统时钟频率的要求，本文针对最后一级并串转换设计了四分之一速率结构的 ，该结构使用占空比为 的等相位差时钟，电路结构如图 所示。图 电路结构图图 数据传输过程图 为四对差分对管，分别接收四路 的差分数据；是四路 相位差的差分数据；是四路 相位差且占空比为的时钟控制信号，频率为 ，输入的 路时钟分别控制尾电流管的导通或截止。，以某时刻 高时为例，此时 管导通，截止，数据据经过差分管输出；经过 后时钟、为低，为高，管导通，、截止，数据 经过差分管；以此类推，经过一个时钟周期的时间，依次采样，综上所述数据传输过程如图 所示，输入 输出 信号，即实现了四路低速数据的串化。电路是基于电平触发进行工作的，当时钟为高电平有效时，应尽量跟踪数据的有效信息，避免采集数据边沿信息，以保证数据采样点的准确性。因此，需要对进入 的数据经过 触发器进行重定时操作，给触发器输入四路 相位差且占空比为 的 时钟控制信号，主从式 触发器由两级 锁存器级联实现，对于每一路数据，两个时钟控制信号相反的第 期王 雷，刘 涛等：具有预加重作用的 发送端设计 锁存器级联可以实现时钟上升沿或下降沿触发，从而实现输出数据信号与时钟信号的同步。本文采用占空比为 的时钟，对传统四分之一速率结构的 进行了改进，避免了时钟和数据之间的逻辑运算，在降低毛刺产生的同时减少了器件开销。不仅如此，逻辑本身基于差分结构实现，这种差分结构比 逻辑中的单端结构有许多优势，例如抑制共模噪声等。而在 逻辑中，想要得到差分信号需要额外的反向器来产生差分信号，这些反向器在两个差分信号之间会引入一个时间延迟，得到的差分信号的交叉点将从数据的中心点移开，这种占空比失真将导致后续数据时钟恢复错误。图 带控制端的 电路图 预加重原理与结构本文利用 中 组件进行高通滤波器建模，以此来确定抽头系数。并将抽头系数映射到尾电流，采用以 电流源为电流镜结构的 精确控制 的抽头系数，每个抽头可由三位二进制码控制，实现对多种信道不同程度的预加重。电路原理 属于频域均衡范畴，是通过构建滤波器，使其传输函数尽可能满足信道频率响应的倒数，从而得到数据传输平稳响应的一种均衡方法。其电路原理如图 所示。根据有限脉冲响应数字滤波器原理，本质上要得到连续间隔 个单位延迟（，）的信号，再按照滤波器抽头系数将这些信号叠加。结构中每一抽头都是由图 结构的 构成，依次向右移动时钟与尾管的连接顺序，便可以得到间隔 的延迟信号。预加重在瞬态波形上看就是转变开始前的有意过量驱动。但如果没能合理控制反而会导致一个缺陷，不合适的加重程度可能会发生数据的上冲和下冲。因此，对于滤波器抽头系数的确定就十分重要，传统获得抽头系数的方法有最小均方差、迫零算法等，但这些算法都需要一系列复杂计算来确定系数。理想高通滤波器的传输函数是信道传输函数的倒数，对于三抽头高通滤波器其频率响应经傅里叶变换可得式（）。，（）式中：表示第 个抽头系数，表示数据周期为。图 仿真波形图根据信道模型和理想高通滤波器频响关系，本文提出了使用 对信道进行建模，以此来设计滤波器的方法，快速简便确定抽头系数，并将得到的系数在 中验证。针对某一信道，得到其最佳均衡效果的 系数具体分为三步进行：利用 的 工具箱将信道频率响应大体上映射为具有主极点和零点的有理函数，得到的传输函数可以在 中建立通道模型；利用 中 进行高通滤波器建模，指定 阶，设置量化参数后，输入采样频率 不断调节通带频率（）和阻带频率（），获得较理想的频率响应，获得滤波器的传输函数并在零极点编辑器中验证零极点位置，便可快速设计滤波器并生成模块，输出数据可直接得到滤波器抽头系数；经过 验证系数，得到理想状态下的数据瞬态波形图，如图 所示，系统输入伪随机二进制序列（，），图中大摆幅曲线是未经均衡的信号通过信道的瞬态波形图，小摆幅曲线是经过均衡后的信号瞬态图，可以看到此系数下 的 对 信 号 的 高 频 部 分 进 行 了 补 偿。信道仿真和滤波器设计工具可快速得到 的抽头系数，既节省设计的时间，结果又真实可靠。但由于实际信道存在各种非理想因素难以准确获得信道的传输函数，加之通信协议对输出端摆幅的电 子 器 件第 卷要求限制 的加重程度，要对抽头系数的选择进行折衷考虑。均衡器以降低信号的摆幅来换取信号的高频补偿，这样会降低信道的信噪比，尤其在先进工艺下，供电电压的下降，进一步限制了输出信号的摆幅。因此 对于信道的补偿是有限制的，根据协议 与 ，输出摆幅应大于。因此在 工艺下 理论最大补偿为：（）实际电路发送摆幅预计在 ，则补偿强度在 以内。的抽头系数的选择受到多方面因素的制衡：功耗、增益、摆幅。均衡器补偿的增益越大，直流衰减越严重。设归一化处理后前抽头与后抽头的系数和为。（）由式（）可得奈奎斯特频率时的增益补偿，由式（）可得摆幅下降。|（），（）（）将抽头系数代入，可得对于三抽头的系数分析，如表 所示。表 不同系数 均衡效果参数系数 系数 系数 系数 增益 摆幅下降图 结构示意图 控制结构本文提出基于 控制尾电流来达到抽头系数可调的电路，如图 所示。相比较文献，本文的结构在支路导通时尾电流源工作在饱和区，对共模噪声有较好的抑制作用。左边是居于 电流源的电流镜结构，的宽长比依次设计为 尺寸的、倍，其饱和漏电流可认为是 的、倍，同时缓解了由于工艺变化造成的不匹配。分别与 串联，的栅极与控制信号连接，控制晶体管的开关。此结构可以通过设置晶体管尺寸的办法提供多种尾电流，以此来调配不同的抽头系数比，达到对不同线路均衡的目的。以 的控制设计为例，调节 的尺寸将饱和漏电流设计在 左右，则当 导通