片上网络系统的研究综述_钟毅.pdf

第 4 卷第 4 期2022 年 12 月微纳电子与智能制造Micro/nano Electronics and Intelligent ManufacturingVol.4 No.4Dec.2022基金项目:国家重点研发计划(2018YFE0203801)项目资助钟毅,博士研究生,主要研究方向为类脑芯片设计。E-mail:zhongy 崔小欣,博士,研究员,主要研究方向为集成电路设计。E-mail:cuixx 王源(通信作者),博士,教授,主要研究方向为类脑计算、存内计算等新型计算架构与芯片设计。E-mail:wangyuan DOI:10.19816/ki.10-1594/tn.2022.04.011片上网络系统的研究综述钟毅1,崔小欣1,王源1,2(1.北京大学集成电路学院 北京 100871;2.集成电路高精尖创新中心 北京 100871)摘要:随着集成电路工艺进一步朝着纳米尺度发展,晶体管尺寸缩小使计算代价变得越来越小,但片上连线容量却因为物理限制无法得到同等程度的提升,片上计算和通信的限制瓶颈已经发生了实质性逆转。考虑到芯片对系统通信能力的要求越来越高,新的通信架构必须在通信带宽、延迟、安全、功耗、时钟同步、信号完整性及可靠性等方面具备明显的优势,分布式的片上网络架构正逐渐成为多核间通信的首选互连架构。本文从片上网络的研究背景出发,介绍了国内外目前具有代表性的片上网络硬件平台。针对芯片设计由过去的以计算为中心逐渐过渡到以通信为中心的现实情况,本文对片上网络系统从以下 4 个维度进行了探讨分析:(1)片上网络的基本组成及拓扑结构;(2)片上网络的数据交换机制;(3)片上网络的数据路由算法;(4)片上网络的数据握手协议。最后展望了片上网络系统未来的发展趋势。关键词:片上网络;拓扑结构;交换机制;路由算法;握手协议中图分类号:TM712 文献标识码:A 国家标准学科分类代码:510Research review of network-on-chip system ZHONG Yi1,CUI Xiaoxin1,WANG Yuan1,2(1.School of Integrated Circuits,Peking University,Beijing 100871,China;2.Beijing Advanced Innovation Center for Integrated Circuits,Beijing 100871,China)Abstract:As the integrated circuit technology moves further towards the nanoscale,computing costs become cheaper and cheaper with the scaling of the transistors.However,the on-chip wire capacity cannot be increased to the same degree due to physical limitations.In fact,the bottleneck constraints of on-chip computing and communication have been substantially reversed.Considering the ever-increasing requirements of on-chip communication,the interconnection architecture must have obvious advantages in communication bandwidth,delay,security,power consumption,clock synchronization,signal integrity and reliability.Therefore,distributed network-on-chip archi-tecture is gradually becoming the preferred architecture,especially in multi-core communication.Based on the research background of network-on-chip,this paper introduces some representative hardware platforms that employ the network-on-chip system.Furthermore,in the context of the transition from computing-centered to communication-centered chip design,this paper discusses and analyzes the net-work-on-chip system according to the following four dimensions:(1)basic composition and topology structures of network-on-chip;(2)data switching techniques for network-on-chip design;(3)data routing algorithms for network-on-chip design;(4)data handshake protocols for network-on-chip design.At last,this paper looks forward to the future development of network-on-chip system.Keywords:network-on-chip;topology structure;switching technique;routing algorithm;handshake protocol0引言几十年来,依照摩尔定律提出的工作频率倍增和晶体管按比例缩小的路径,芯片的处理能力和集成度得以在 18 24 个月内翻倍。尽管这种演进是连续的,但是量变引起质变,当一项技术针对给定的实现风格成熟时,就会导致系统设计层次的飞跃。例如 20 世纪 70 年代,业界推出了大规模集成电路(large scale integration,LSI);随后在 80 年代发展成为 超 大 规 模 集 成 电 路(very large scale integra-tion,VLSI);这一趋势延续至 90 年代则形成了系统级芯片(system on chip,SoC)。随着芯片技术进一步发展,晶体管尺寸缩小使得计算和通信的限制瓶颈发生了逆转时,在单个芯片中集成众多运12 微纳电子与智能制造第 4 卷算、存储、射频等资源模块的要求,进一步促成了21 世纪初片上网络系统(network-on-chip,NoC)的提出。片上网络的概念最早是在 2000 年 11 月由瑞典皇家技术学院1等单位提出的,他们把片上网络定义为由计算资源(处理器核心和现场可编程逻辑块等)、分布式存储资源、可编程 I/O 构成的单芯片系统框架,相互之间通过交换开关结构连接,并允许芯片与芯片之间通过自带寻址信息的数据包进行资源访存。在他们的早期研究中,对片上网络架构的网络结构、资源组成、通信机制、设计方法论都进行了探索2。斯坦福大学的 Dally 教授3在 2001 年 6 月提出使用片上网络数据包通讯代替专门的全局布线结构(route packets,not wires)。片上互连网络具有结构化、高性能和模块化的优点,它结构化了顶层布线,简化了其布局,并保障可控的电学参数。良好可控的电学参数使得高性能电路的使用成为可能,从而显著降低功耗、降低延迟并提高带宽,而这些都是传统电路可能实现的。在许多应用中,这种电路调整带来的性能改善远远抵消了网络开销带来的性能损失。在早期的理论研究取得突破之后,各种基于片上网络系统构建的处理器平台也开始涌现出来。表 1 列举了部分有代表性的片上网络处理器,它们对片上网络的硬件实现进行了充分的探讨,应用范围可以是通用型的 CPU 平台(1 8),也可以是更加专用型的神经形态类脑平台(915)等。表 1部分片上网络处理器平台Table 1Some NoC processors and platforms序号名称简介1TeraFLOPS4Intel 公司推出的一款 80 核片上网络研究芯片,处理核以 810 二维网格拓扑连接,并支持 32 位 flip 大小的虫洞交换,具有两个虚通道2Cyclops-645IBM 公司推出的一款千万亿次超级计算机,每颗芯片包含 80 个定制设计的 64 位处理器内核,这些内核以交叉网络的方式连接3TILE646Tilera 公司推出的一款 64 核 32 位处理器,路由节点以 88 二维网格的方式连接,遵循 XY 维序路由4SCC7Intel 公司推出的一款具有 48 个内核的单芯片云计算机,在它的 64 二维网格结构中,每个路由节点可与两个奔腾 IA-32 核相连5GT-BE8Philips 公司推出的一款与拓扑结构无关的片上网络芯片,通过资源复用,它能够同时支持保证吞吐量和最大效率路由6CMP chip9Princeton 大学推出的一款 36 核共享存储芯片,采用 66 二维网格结构,目标是实现具有单周期延迟 3.6 GHz 频率工作的路由节点7OCN chip10KAIST 大学推出的芯片使用 16 1 的串行连接实现了分层星形片上网络,星形拓扑结构保证处理核之间的通信具有恒定的和最小的交换跳步8SPIN11UPMC 大学推出的一款基于胖树拓扑结构的片上网络芯片,其架构依赖于实现微网络的路由节点之间的分组交换和点对点双向链路9TrueNorth12IBM 公司推出的一款超大规模神经形态类脑芯片,它基于定制化的异步设计流程,实现了 6464 的二维网格片上网络,遵循 XY 维序路由10DYNAPs13Zurich 大学推出的一款混合模拟/数字类脑芯片,采用层次化树形网络结构,使用了一对一源地址路由和多播目标地址路由结合的路由算法11SpiNNaker14Manchester 大学推出 的一款基于微处 理器的神经科学 模拟平台,该芯片按照 星形拓扑结构 集 成 了 18 个 32 位ARM968E-S 处理器12Loihi15Intel 公司推出的一款数字神经形态研究芯片,所集成的 128 个神经形态处理核心按照簇状二维网格排布,采用纯异步的路由设计1310nm-FinFET16Intel 公司推出的一款神经形态芯片,采用 2-ary 6-flat 的扁平蝶形拓扑结构,搭配自适应的路由算法,能够有效缓解片上网络的拥堵14Tianjic17清华大学推出的一款数字神经形态类脑芯片,采用 1213 的二维网格片上网络结构,支持片间扩展以及中继式的数据包多播路由15Novena18南洋理工大学推出的一款数字神经形态类脑芯片为 44 的二维网格结构,提出了一种拥堵感知路由算法设计,根据路由节点繁忙值来确定路由方向总的来说,在片上网络的设计中,主要研究问题可以划分为多个不同的维度,例如通信基础设施、通信范式、异步设计等内容19。本文后续将依次回顾片上网络的组成及拓扑结构、片上网络的数据交换机制、片上网络的数据路由算法和片上网络的数据握手协议,对其研究进展进行分析和比较,并展望未来的发展方向。第 4 期钟毅 等:片上网络系统的研究综述13 1片上网络的结构分析1.1片上网络的组成部分如图 1 所示,典型的片上网络由路由节点、资源节点、网络接口及通道 4 部分组成20:(1)路由节点:负责通信任务的节点,其核心是交换开关,包括仲裁器、纵横交换电路、输入缓冲器、输出寄存器