基于FPGA的差分延迟时间测量电路设计_杨仪.pdf

2023 年第 5 期仪 表 技 术 与 传 感 器InstrumentTechniqueandSensor2023No 5基金项目:国家重点研发计划(2021YFB3201604);国家自然科学基金(62101263);中央高校基本科研业务费专项资金资助(30920021110)收稿日期:20221019基于 FPGA 的差分延迟时间测量电路设计杨仪，周严(南京理工大学机械工程学院，江苏南京210094)摘要:等精度同步法是频率测量的常用方法，但是计数闸门和基准时钟信号的不同步会产生一个时间间隔，导致最终出现一个字的量化误差。为了减小该误差，提出一种基于 FPGA 的全数字差分延迟 TDC(time-to-digital converter)电路。文中 TDC 基于差分延迟线原理，构建 2 条时延不同的延迟线代替传统单线延迟，提高了测量分辨率。设计数字校准电路，减少测量过程中外界条件变化造成的误差，试验结果表明:25 下 TDC 单次测量绝对误差小于 90 ps。关键词:时间间隔测量;差分延迟法;自校准数字电路;数字现场可编程门阵列中图分类号:TP216文献标识码:A文章编号:10021841(2023)05004004Design of Differential Delay Time Measurement Circuit Based on FPGAYANG Yi，ZHOU Yan(College of Mechanical Engineering，Nanjing University of Science and Technology，Nanjing 210094，China)Abstract:The equal-precision synchronization method is a common method for frequency measurement，but the unsynchroni-zation of the counting gate and the reference clock signal will produce a time interval，resulting in the final quantization error ofone word In order to reduce the error，a time-to-digital converter(TDC)circuit based on FPGA was proposed Based on the prin-ciple of differential delay line，the TDC constructed two delay lines with different delay to replace the traditional single line delay，and improved the measurement resolution The digital calibration circuit was designed to reduce the error caused by the change ofexternal conditions in the measurement process The test results show that the absolute error of TDC measurement is less than 90picoseconds at 25 Keywords:time interval measurement;differential delay line;digital calibration circuit;FPGA0引言时间数字转换器 TDC 是微小时间间隔测量的专用电路结构1，在高分辨率时间间隔测量、频率测量和相位信号分析等高精度、高分辨率测量领域有着重要的应用2。等精度同步的频率测量法，由于其计数闸门和基准时钟信号不同步，使基准信号的脉冲上升沿与计数闸门的边沿不重合，导致计数闸门的微小起始误差 t1和微小终止误差 t2，进而降低了频率测量的精度及分辨率。精确测量起始误差 t1和终止误差t2是实现频率高精度、高分辨率测量的关键。目前，实现微小时间数字化的方法主要包括高频计数法、游标法、抽头延迟线法以及差分延迟线法等35。随着集成电路工艺的不断成熟，抽头延迟线法和差分延迟线法因具有成本较小、集成度高的优点被越来越多的使用。其中，抽头延迟线法的分辨率由延迟线中单个延迟单元的时延决定，这就受制于CMOS(complementary metal oxide semiconductor)的工艺水平。但是差分延迟线法只需要标准的 CMOS 工艺，在 同 样 的 工 艺 水 平 下 它 可 以 实 现 更 高 的 分辨率6。在众多 TDC 架构中，基于 FPGA 的 TDC 近年来变得越来越重要，因为它们具有高性能、更高的灵活性以适应应用程序的特殊需求，与 ASIC(application spe-cific integrated circuit)TDC 相比，开发时间更短78。因此，利用 FPGA 上的逻辑单元阵列来搭建 TDC 已经成了近年来的主流方法。本文提出了一种基于差分延迟线法的 TDC 电路，可在 FPGA 平台上实现对微小时间的高精度测量及数字校准。1电路原理及系统设计1 1差分延迟线原理差分延迟线的基本结构如图 1 所示，由 2 条时延第 5 期杨仪等:基于 FPGA 的差分延迟时间测量电路设计41不同的延迟线和一组触发器组成，开始信号 STAT 与停止信号 STOP 上升沿之间的延迟即待测时间 t。上延迟链的时延为 1，下延迟链的时延为 2，1略大于2。开始信号上升沿沿着上延迟线传播，每延迟 1到达一级触发器的数据出入 D 端。同理，停止信号经过2延迟到达触发器的时钟输入 CLK 端。触发器在停止信号上升沿到来时对此刻的开始信号进行采样，输出“1”。每经过一级延时，两信号上升沿之间的时间差减少 12。直到经过 m 级延迟后，停止信号的上升沿赶上并超前于开始信号，此时触发器输出“0”。触发器组将产生低 m 位全 1 高位全 0 形式的温度计结构输出，经过译码后可以得到其中“1”的个数，即 m的值。从而得到微小时间差为t=m(12)(1)测量分辨率 为=12(2)图 1差分延迟线结构图1 2数字校准电路采用差分延迟线法尤其是采用 ASIC 实现的TDC，大多数采用 PLL(phase locked loop)或 DLL(de-lay locked loop)进行校准3。PLL 的压控振荡器会引入固有的不稳定性，并会引入相位误差和积累，但无条件稳定的延时锁定环(DLL)结构则不会累积相位误差。而就 DLL 的实现方式而言，用数字电路实现在噪声敏感度方面优于用模拟电路实现，且具有较低的功耗和抖动性能。因此，在时延补偿和时钟调整的应用中，全数字 DLL 结构具有优势8。电路使用 DLL 对延迟链校准的基本思路是鉴相器比较两个信号的相位关系，通过电荷泵充放电改变压控延时单元的电压，将 2 条延迟链的总延时差锁定到 1 个参考时钟周期。图 2 给出了本文设计的数字 DLL 校准电路。它由两条 N 级延迟链，两个 N 输入选择器，鉴相器和计数控制单元组成。A、B 端输入的信号上升沿之间的时间差为一个参考时钟周期 Tclk。首先控制选择器都只输入一个延迟单元，A、B 信号分别经过一个延迟单元后得到 Adelay、Bdelay信号，鉴相器比较这两个信号的到达先后。如果 Adelay信号先到达，则说明延迟时间太小，B 信号不足以赶超 A 信号，需要增加延时单元，计数控制模块使选择器的输入递增;反之，则说明延迟时间太大，控制选择器输入递减;当两信号同时到达时，鉴相器输出锁定信号 load 锁定选择器的输入，标志校准完成。计数器输出此时选择器的输入个数 n，即每条延迟链的级数。那么每一级延时的时延为Tclk/n。因此，TDC 分辨率为=Tclk/n(3)值根据环境变化而变化，可以有效避免温度、电压以及不同电路元件工艺误差带来的影响，使 TDC 具有更高的通用性和更小的误差。图 2数字 DLL 结构图鉴相器的设计采取图 3 结构。复位信号 ST 高电平有效，低电平时鉴相器开始比较 Adelay和 Bdelay输入的先后顺序。在 Bdelay信号的上升沿时由第 1 个触发器对Adelay采样，输出 Q1;2 个信号分别延时 1和 2之后，输入第 2 个触发器，此时是 Adelay上升沿对 Bdelay采样，输出 Q2。Q1和 Q2和输入信号的相位关系如表1 所示，可42Instrument Technique and SensorMay 2023以通过查表确定计数模块的状态，递加时 add 信号高电平，递减时 dec 高电平，一旦锁定 load 信号高电平。图 3鉴相器表 1鉴相器输入相位关系Q1Q2相位关系计数状态10超前递加11同步锁定01滞后递减1 3TDC 总体结构TDC 的整体结构如图 4 所示。首先，输入控制模块基于参考时钟产生 2 个信号用于校准，其上升沿的时差为1 个参考周期 Tclk。此时鉴相器未锁定，load 信号低电平，输入图 5 所示的选通门电路控制延时线处于校准状态。延迟线中前一级信号从 A1端输入，从A2端输出到下一级延迟单元。load 信号低电平时，下三态门工作，每级延迟之后的信号从 AMUX输入多路选择器，开始校准;校准完成之后 load 高电平，输出延迟级数 n，上三态门工作，延迟链的各级信号从 Adff进入触发器组，开始测量。测量完成后，将温度计结构数据送入译码电路读出测量级数 m。最终通过该 TDC 测量的时间间隔为mnTclk(4)图 4TDC 整体结构图2试验及结果分析2 1电路实现及测试平台搭建本文设计的电路在 Xilinx 公司的开发板上搭建并图 5选通门电路进行测试。2 条延迟线中的上延迟线使用逻辑非门串联，每 2 个逻辑非门组成一级延迟单元。由于 FPGA中的简单逻辑关系都是通过查找表实现，因此 2 个逻辑非门通过调用 LUT 的原语实现;下延迟线使用快速进位链，其中的每个 CAY4 作为一级延迟单元。CAY4 固有的级联特性使多个 CAY4 单元在底层呈现链状分布，只需要约束第一个的位置，就可以自动形成如图 6 所示相对均匀的链状。布局布线之后，对电路进行时序仿真，上延迟线的单级时延在 240260 ps 之间，下延迟线的单级时延在 8090 ps 之间。根据式(2)，TDC 的分辨率 可以达到 150180 ps。图 6超前进位链布局结果该 TDC 是对小于等于频率计 1 个参考时钟周期的时间进行测量，本设计的参考时钟频率为 250 MHz，因此延迟线的最大延时需要大于 4 ns，即N4 ns(5)考虑到极端情况下=150 ps，N 取 27。试验所用的 TDC 测试平台如图 7，外部晶振的频率 50 MHZ，调用 FPGA 内部的锁相环 IP 核，将晶振信号倍频 4 倍后产生频率为 250 MHz 的 Tclk，作为 TDC电路的参考时钟以及串口发送模块的系统时钟。同时，利用 CAY4 和和计数器搭建一个简易的芯片内部信号发生器。高频的参考时钟信号输入信号发生器之后先经过计数器分频成低频信号 STAT，再经过快速进位链延时产生 STOP 信号。通过改变快速进位链中 CAY4 的个数即延时级数，就可以产生多个延时不同时间间隔的待测信号。STAT 和 STOP 信号一方面输入 TDC 电路中进行测量，一方面经 FPGA 开发第 5 期杨仪等:基于 FPGA 的差分延迟时间测量电路设计43板的扩展口输出，由 Keysight 53220A 350 MHz 通用频率计进行测量。TDC 的测量结果由串口传输至计算机，与频率计的测量结果进行对比。图 7测试平台结构2 2TDC 测试数据测试平台搭建完成之后，测量