基于SM755处理器的国产化处理模块设计_梁晓飞.pdf

2023.4电脑编程技巧与维护1概述嵌入式软、硬件朝着国产化的方向发展，在芯片领域，生产出处理器、显示芯片和交换芯片等产品。国产中央处理器（CPU）产品技术研发也进入了多技术路线同步推进的高速发展阶段，形成了以PowerPC、ARM等架构为代表的系列化国产处理器1。为了满足处理器模块国产化的需求，使用国产处理器开展功能验证是十分必要的。在此设计了一种基于SM755处理器的国产化处理模块，以处理器SM755为核心设计了SDRAM、Flash、以太网、串口和FPGA等硬件资源，并通过访问这些硬件资源来验证国产处理器的性能。SM755是一款高性能32位超标量低功耗处理器，它由一个处理器核、一个二级缓存（L2 cache）接口和60X总线组成，可以原位替代Freescale公司的MPC755芯片，可以广泛应用于嵌入式处理模块中。2SM755 处理器SM755处理器内部时钟频率最高达到400MHz，并且功能兼容Freescale公司的MPC755芯片。SM755的60X总线接口主要用来与桥接芯片互连，可以提供32位地址总线及64位数据总线，通过与桥片互连可以对外提供存储器接口、PCI总线接口、I2C接口及直接内存访问（DMA）接口等，实现处理器对存储器及其他外围设备的访问。SM755处理器有4种软控节能模式，其中，3种静态模式，可以减少功耗；一种动态功耗管理模式，当内部功能单元处于空闲时，动态功率管理单元自动使那些单元转换成低功耗模式。此外，SM755处理器片内集成L2 Cache接口，支持最大2MB数据静态随机存取存储器（SRAM）。3国产化处理模块整体设计基于SM755处理器的国产化处理模块总体设计如图1所示，主要涉及时钟、电源、复位、Flash、双倍速率同步动态随机存储器（DDR SDRAM）、以太网及FP-GA的设计。3.1时钟设计处理器的频率输入有33MHz、25MHz、14.7456MHz和3.68MHz 4种频率输入。其中，33MHz时钟通过外部晶振输入桥接芯片，桥接芯片通过锁相环电路产生5路33MHz同步时钟供PCI设备使用，4路66MHz时钟供DDR SDRAM使用，产生2路66MHz同步时钟供CPU使用。处理器模块的DDR SDRAM工作时钟是66MHz，CPU内核频率是300MHz，根据芯片手册，桥接芯片的作者简介：梁晓飞（1994），男，助理工程师，研究方向为信号与数据处理技术。基于 SM755 处理器的国产化处理模块设计梁晓飞，王爱林，刘晓栋，候小盈（中国航空工业集团有限公司西安航空计算技术研究所，西安710068）摘要：设计了一种基于 SM755 处理器的国产化处理模块（以下简称模块）。通过 SM755 的 60X 总线接口与桥接芯片互连，可扩展出存储器接口、外设部件互连标准（PCI）接口等。围绕处理器 SM755，设计了同步动态随机存取内存（SDRAM）、Flash、以太网、串口和现场可编程逻辑门阵列（FPGA）等硬件资源，为了实现 SM755 处理器模块的正常启动，进一步搭建了 VxWorks 操作系统。该模块所选用的芯片由国产厂家提供，可满足全部国产化的需求。实践模块测试表明，SM755 处理器可以正常访问各外部的硬件资源，能够实现特定的数据处理功能。关键词：SM755 处理器；嵌入式软硬件；国产化；数据处理图1国产化处理模块整体设计128MB SDRAM64MBSYSTEM FLASH128MBUSER FLASHUART32KBNVRAM存储器总线SM7552.0V core:3.3V IO60X总线桥接芯片33MHz时钟仿真器接口32位PCI总线10/100METHERNETFPGA4MbitPROM网络变压器RJ45网口中断信号输入离散量输出57DOI:10.16184/prg.2023.04.0352023.4电脑编程技巧与维护锁相环配置为PLL_CFG 0:3 0101，SM755的锁相环配置为PLL_CFG 0:3 0111。25MHz时钟作为网口协议物理接口收发器（PHY）芯片的时钟输入。14.7456MHz接入FPGA的GCK上，用逻辑分频3.68MHz后输出，供串口芯片使用。3.2电源设计模块内部的工作电压包括3.3V、2.5V和2.0V，在设计中考虑到处理器SM755和桥接芯片的功耗较大，3种等级的电压均采用较大功率的开关电源实现。该电源是由国产化厂家推出的一款单路10A的直流/直流（DC/DC）变换器，设计中采用5V电源输入，电源芯片的使能控制端RUN被5V的电平拉高，模块上电后3种等级的电压同时输出，无上电时序要求。在电源设计中，采用滤波等方式以提高电源的供电品质。3.3复位设计复位电路用于产生复位信号，复位信号示意图如图2所示。使电路恢复到初态，确保电路可靠工作。模块的复位包括上电复位、手动复位、看门狗复位及软件复位。上电复位时，电源为5V，当电源电压低于4.4V时，系统始终处于复位状态，电源大于4.4V后，产生大于200ms复位，复位模块；电源软件复位时，可以通过写寄存器方式复位处理器及其他器件；当模块看门狗已使能，但未在规定时间内进行喂狗，则会引起模块复位。手动复位由外部输入，HANDRST*有效时复位本模块。模块的复位芯片用于监测35V微处理器中的电源，同时提供复位、看门狗和电源错误指示信号等功能。3.4Flash 设计NOR Flash存储容量为256Mbits，主要用于程序与数据存储及上电后进行程序配置2。Flash分为启动Flash和应用Flash。启动Flash采用2片NOR Flash芯片，分别实现两个32MB存储空间，8bit访问。启动Flash地址分配在存储空间的高端，用于处理器模块的启动，启动Flash驻留启动程序、BIT测试程序、Flash在板编程程序和操作系统；应用Flash采用4片NOR Flash芯片，实现128MB存储容量，64bit访问，用于实现存储应用程序和实现文件系统功能。处理器寻址空间支持128MB的空间范围，Flash的访问时序通过桥接芯片的有关寄存器进行控制。3.5DDRSDRAM 设计设计中采用桥接芯片的DDR2 SDRAM控制器接口，采用5片DDR SDRAM芯片，其中1片DDR SDRAM作为误差校正码（ECC）校验，4片DDR SDRAM被同一片选代码段寄存器（CS）使能，合并成64位用于动态数据存储，每片DDR SDRAM的容量为64MB，电路所有的控制信号、地址信号、数据信号与电路外部的时钟（CLK）同 步，DDR SDRAM直接连接至桥接芯片的DDR SDRAM控制器上，时钟频率设计为133MHz。3.6NvRAM 设计处理器模块中非易失性随机访问存储器（NvRAM）需求是满足32KB的容量，访问的空间地址连续，数据宽度为8位。采用NvRAM可以实现非易失存储功能，即存储处理器模块使用过程中因突然掉电而无法存储故障记录等关键信息。NvRAM是一款32BK8bit容量的非易失随机存储芯片，存储器中的每个存储器单元都自带一个非易失性存储单元。该芯片具有两种工作模式：SRAM模式和非易失性模式。在SRAM模式下，存储器就像静态随机存储器一样进行各种读写操作；在非易失性模式下，当模块掉电时会利用钽电容中存储的电能将临时的数据从SRAM存入非易失单元，从而确保这些临时的关键数据在模块上电时能从非易失单元恢复至SRAM中。设计NvRAM的访问时序通过桥接芯片的相关寄存器进行控制。3.7中断控制设计处理器模块的中断控制器在桥接芯片的内部实现，桥接芯片的中断控制器（EPIC）采用OpenPIC体系结构实现，5个电平或边缘触发中断能够直接连接到桥接芯片，当超过5个外部中断源时提供一个串行输入机制，可以实现在没有增加Pin的情况下，增加了中断个数，该机制最多支持16个中断串行到桥接芯片中。中断控制器可以根据中断源的特点设置中断的优先级、电平有效方式及中断向量，配置软件使中断向量与中断服务函数相关联，当外部中断输入时，按照中断优先级，处理器会执行相应的中断服务函数。模块使用了16个外部中断和6个桥接芯片的内部中断，当设置的优先级相同时，EPIC会按如下优先级处理中断：计数器03、消息管理中断、I2C、16级串行中断。其中，外部中断KINT0-KINT10由测试台上的开关输入，中断信号经FPGA处理后与桥接芯片相接。外部中断分配表如表1所示。图2复位信号示意图桥接芯片Flash串口PCI设备手动复位复位芯片复位输出看门狗狗叫软复位FPGA复位信号582023.4电脑编程技巧与维护3.8PCI 总线处理器模块的PCI接口通过桥接芯片内部集成一个工作频率高达66MHz的PCI控制器来实现，桥接芯片的PCI接口电路具有以下特点：遵循PCI总线标准V2.1；支持对PCI存储器空间、输入/输出（I/O）空间和配置空间的访问；可选择大小端模式；具有可从PCI总线上访问的内部寄存器；PCI主从模式可选；具有PCI总线仲裁单元2。设计中通过上下电阻方式配置锁相环频率输出，为PCI总线的设备提供33MHz的时钟频率，通过软件写寄存器的方式配置桥接芯片为主设备，处理PCI总线上设备之间及它们与处理器、存储器之间的数据传输。3.9以太网处理器模块提供10MB/100MB快速以太网接口，采用中国电子科技集团公司第五十八研究所的PHY芯片实现，接口采用RJ45头双绞线。10MB以太网双绞线接口最大传输距离为185m，100MB以太网双绞线接口最大传输距离为100m。以太网地址存于Flash中，通过软件可以进行以太网地址的设定。PHY芯片直接连接到PCI总线上，并通过网络变压器与PHY芯片的模拟以太网差分线连接至RJ45网口处，可以保护芯片免受电流冲击，并且实现差分信号的高效传输。3.10FPGA采用FPGA实现中断输入控制、离散量输出和串并转换电路等功能。FPGA芯片具有30万个系统门电路，系统工作频率可以达到100MHz以上，支持16种高性能的IO接口标准，兼容生存时间（TTL）、互补金属氧化物半导体（CMOS）等单端电气接口。FPGA挂接在PCI总线上，其33MHz时钟由桥接芯片到锁相环（PLL）提供，通过菊花链与可编程只读存储器（PROM）相连接，并设置了标准的联合测试工作组（JTAG）接口，可以实现逻辑的在线加载和固化功能。离散量输出通过向FPGA的8位寄存器中写值，来向外部输出高低电平3。当外部中断信号输入FPGA时，FPGA会进行相应的滤波处理后输出，再与桥接芯片的中断控制器相连。4软件配置与功能验证4.1软件配置处理器模块软件包括VxWorks系统软件、辅助调试软件与测试程序，具体介绍如下。4.1.1VxWorks 操作系统软件VxWorks操作系统是运行在嵌入式计算机上的基于优先级的抢占式多任务实时操作系统，具有存储器管理和分配、设备管理、中断管理、事件管理、消息管理等功能4。操作系统为VxWorks 5.5，调试环境为Tornado 2.2。4.1.2辅助调试软件辅助调试软件主要包括串口工具、Trace 32等工具软件，主要实现在板编程操作系统和应用程序的功能。4.1.3测试程序测试程序主要包括上电BIT、验收测试程序等。其中，应用程序固化在64位的Flash中，其他软件程序固化在8位的BOOT Flash上，并且不能随便对8位的BOOT Flash进行写操作。当处理器模块加电后，自动执行Flash中的程序，Flash中驻留有BIT测试程序、操作系统、应用程序。系统上电后，引导程序等待用户的输入，进入不同的 工作方式，否则进入空中状态。BOOT菜单主要分为启动网口操作系统、启动串口操作系统、PUBIT、固化操作系统或应用程序、更改程序入口地址和设置默认启动项，模块正常启动后，进入处理器模块BOOT菜单，如图3所示。4.2测试方法根据处理器模块设计的功能，搭建测试平台，模块通过连接器与母板相连，以太网和RS232串口与PC机相连，在固化FPGA逻辑、CMM文件、BOOT及操作系统之后，对处理器模块进行相应的性能测试5。测试内容主要包括