倒装芯片封装中多层铜互连结构的界面分层_黄慧霞.pdf

=DOI:1013290/jcnkibdtjs202303011March2023Semiconductor Technology Vol48 No3255基金项目:河南省重点研发与推广专项(科技攻关)项目(222102210207);河南省高等学校重点科研项目(20B510006)倒装芯片封装中多层铜互连结构的界面分层黄慧霞1，张立文1，*，杨贺1，杨陈1，曹磊1，李团飞2(1 河南科技大学 信息工程学院，河南 洛阳471023;2 洛阳市科技创新促进和情报研究中心，河南 洛阳471000)摘要:芯片封装过程中，较高的机械热应力易导致多层铜互连结构发生分层甚至断裂失效。运用三级子模型技术建立了倒装芯片 10 层铜互连结构的有限元分析模型，通过计算不同界面裂纹尖端能量释放率对多层铜互连结构的界面分层展开研究。结果表明:第 10 层 Cu/SiN 和金属间电介质(IMD)/SiN 界面，以及第 9 层 Cu/SiN 界面的裂纹尖端能量释放率远大于其他界面，是易发生分层失效的关键界面;总体互连线介电材料的弹性模量和热膨胀系数对关键界面能量释放率都有影响。基于此分析，对总体互连线介电材料的选取进行优化，发现第 10 层选择弹性模量与热膨胀系数乘积最大的非掺杂硅玻璃(USG)，第 9 层选择弹性模量与热膨胀系数乘积最小的有机硅酸盐玻璃(OSG)时更有利于提高多层铜互连结构界面可靠性。关键词:铜互连结构;子模型技术;界面分层;能量释放率;介电材料中图分类号:TN405.97文献标识码:A文章编号:1003353X(2023)03025507Interface Delamination of Multilayer Copper InterconnectStructure in Flip-Chip PackagingHuang Huixia1，Zhang Liwen1，*，Yang He1，Yang Chen1，Cao Lei1，Li Tuanfei2(1 College of Information Engineering，Henan University of Science and Technology，Luoyang 471023，China;2 Luoyang Science and Technology Innovation Promotion and Information Research Center，Luoyang 471000，China)Abstract:A high thermo-mechanical stress may lead to delamination，even fracture failure in multi-layer Cu interconnect structure during chip packaging Three-level sub-modeling technology was used tobuild a finite element analysis model of 10-layer Cu interconnect structure in Flip-Chip packaging Theinterface delamination of multilayer Cu interconnect structure was studied by calculating energy releaserates at different interface crack tips The results show that the energy release rates of crack tips of Cu/SiN interface and inter-media dielectric(IMD)/SiN interfaces in layer 10，and Cu/SiN interface in layer9 are much higher than that of other interfaces，which are critical interfaces and prone to delaminationfailure The energy release rates of critical interfaces are affected by both elastic modulus and thermalexpansion coefficient of the dielectric material in the global interconnect line Based on the analysis，theselection of the global interconnection dielectric material was optimized It is found that un-doped silicateglass(USG)with the largest product value of elastic modulus and thermal expansion coefficient as thedielectric material of layer 10 and organosilicate glass(OSG)with the smallest product value of elasticmodulus and thermal expansion coefficient as dielectric material of layer 9 are better for improving thereliability of multilayer Cu interconnect structure黄慧霞等:倒装芯片封装中多层铜互连结构的界面分层=256半导体技术第 48 卷第 3 期2023 年 3 月Keywords:Cu interconnect structure;sub-modeling technology;interface delamination;energy re-lease rate;dielectric materialEEACC:2220C0引言随着集成电路的发展，芯片特征尺寸不断减小，互连线的宽度越来越小1，互连层电阻电容(RC)延迟、串扰和功耗等已严重限制了器件的性能。金属铜的电阻率比金属铝的电阻率低约 40%，并且具有高熔点、高抗电子迁移的能力，使铜互连技术得到了广泛应用。由于工艺和导线电阻的限制，目前常采用低介电常数(low-k，LK)介质代替传统绝缘材料 SiO2来降低 RC 延迟24。从90 nm以下集成电路制造工艺开始，层间结构都采用低 k介质和铜金属层，并在介电层和铜之间添加氮化物覆盖层。由于低 k 介质存在硬度小、黏附性差等缺点，芯片封装过程中产生的机械热应力易导致芯片互连结构出现界面分层、裂纹扩展甚至断裂等可靠性问题56。由于铜互连结构与封装结构的尺寸差距极大，直接对其建模仿真会占用巨大的计算资源，目前主要采用建立有限元多级子模型的方法解决这一问题。林琳等人78 基于二级子模型技术研究了聚酰亚胺(PI)开口、铜柱直径、焊料高度和镍层厚度对芯片互连结构低 k 介质层应力的影响，发现低k 介质受到的应力较大，易出现失效。Z M Wang等人9 基于子模型技术建立了包含全铜互连结构的封装器件三维有限元模型，研究了硅通孔结构在热循环载荷作用下的热力学性能，结果表明，最大应力位于填充铜与存储器界面边缘，界面变形以剪切变形为主。L C Wu 等人10 采用子模型建模方法对三维封装器件中不同尺寸和形状的纳米硅通孔阵列进行有限元模拟，研究了通孔深宽比、通孔间距和阵列布局等关键参数对器件性能的影响。KH Kuo 等人11 研究了倒装芯片中铜柱凸点阵列设计对先进封装超低介电常数(ultralow-k，ULK)介质可靠性影响，发现密度更高、更均匀的铜柱凸点布局可以显著减小 ULK 热应力。W Wang 等人12 通过构建多尺度有限元模型，对高温下倒装芯片封装后端工艺(BEOL)互连层失效模式展开研究，结果表明，底部填充胶的热膨胀是其主要失效机制，热膨胀系数高的底部填充胶会产生高 ULK 应力，从而导致封装器件中介电材料分层。李智等人13 采用三级子模型技术研究了介电材料参数对多层铜互连结构热应力的影响，并从降低关键位置热应力的角度对总体互连材料的选取进行了优化。Z Baig 等人14 利用有限元分析方法，通过对低 k介质层裂纹进行 J 积分数值计算，研究了用铜柱取代焊点对 BEOL 介质断裂行为的影响。S W Lee等人15 研究了基板和底部填充材料以及金属、通孔密度和刻蚀停止层材料等对 ULK 介质层应力的影响。这些研究表明，芯片铜互连结构低 k 介质层热应力与硅层厚度、基板厚度、铜柱直径、焊料高度等结构尺寸有紧密关系，介质材料参数、弹性失配、焊点布局、焊点数量等参数对铜互连结构热应力及芯片交互作用也有较大影响。虽然铜互连技术及其可靠性的研究与应用已经取得很大的进展，但目前仍存在较多可靠性问题尚待解决，特别是多层铜互连结构中低 k 介质的机械特性都很弱，界面分层失效已成为多层铜互连结构应用中突出的可靠性问题。已有研究采用三维模型多级子模型建模方法评估铜/低 k 介电结构热可靠性，得出了与二维模型研究相同的结论1617。为简化计算，本文利用 ANSYS 有限元软件基于三级子模型技术建立了 10 层铜互连结构的二维分析模型，模拟计算了倒装芯片多层铜互连结构的应力分布及不同界面分层裂纹尖端能量释放率(ERR)，并对关键界面分层裂纹扩展的影响因素进行了研究，以此为基础对总体互连介电材料的选取进行优化，为多层铜互连结构在高密度集成电路中的可靠性设计提供指导和依据。1模型建立与参数选择为节约计算资源，本文基于 ANSYS 有限元软件采用三级子模型技术对倒装芯片进行有限元建模。三级子模型技术需要对整体模型进行两次边界插值，为保证计算精度，子模型边界应避开应力集中区域。同时，由于多层铜互连结构相比于整个芯黄慧霞等:倒装芯片封装中多层铜互连结构的界面分层=March2023Semiconductor Technology Vol48 No3257片模型尺寸很薄，这里采用均匀等效层代替多层铜互连结构，即在构建前两级模型时将多层铜互连结构等效为一种各向同性的均匀薄层材料78。由于芯片结构具有对称性，第一级模型仅对芯片的二分之一结构进行建模(图 1)，有限元模型选择PLANE182 对称单元，在对称轴底端施加位移约束，防止模型产生刚性位移。在第一级模型中包括PI 层、钝化层、铜互连等效层、铜焊盘、基板、硅层等，模型的几何尺寸如表 11，13 所示。根据温度载荷下第一级子模型的应力求解结果，发现最大拉应力集中在距芯片中心最远的凸点区域，是关键凸点。为分析关键凸点中铜互连结构的界面可靠性，在该区域建立第二级子模型。同样基于第二级模型应力求解结果，根据铜互连结构等效层热应力最大值的位置，建立第三级子模型即详细的 10 层铜互连结构模型，模型中包括硅、金属铜、金属间电介质(IMD)、层间电介质(ILD)、SiN 覆盖层等，M1M10 为第 1 层至第 10 层铜金属层，此处M1M8 层的介质材料使用 ULK 材料。有限元模型采用的材料参数见表 213，1821。第一级模型硅硅钝化层铝焊盘P I 层铜互连等效层铜焊盘铜柱焊料基板第二级模型第三级模型M 1M 2M 3M 5M 7M 4M 6M 8I L DI L DI M DI L DI L DM 9M 1 0铜S i NT E O SYZX图 1有限元分析模型Fig.1Finite element analysis model表 1模型几何尺寸1，13 Tab.1Geometric dimensions of the model1，13 结构尺寸铜柱高 30 m;直径 42 m焊料高 2