基于UltraScaleF...的高速以太网接口设计与验证_崔钟允.pdf

34 电子技术 第 52 卷 第 2 期（总第 555 期）2023 年 2 月Electronics 电子学32.75Gb/s速率的GTY接口。UltrascaleFPGA较上一代28nmvirtex系列，系统功耗比可提升25倍，较V7FPGA逻辑工作频率提升一倍。FPGA高系统集成度与智能化的迭代，推动高速接口的硬件设计也同步进行优化调整。相较上一代7系列产品，Ultrascale系列FPGA在以下方面有进一步优化。（1）可配置逻辑块CLB。UltraScale架构具备更高性能和低功耗的可编程逻辑资源，提供了高敏捷度的超前进位逻辑。UltraScaleFPGA将原本7系FPGA内2个独立SLICE组合至一个，其具备的不同长度的垂直、水平布线资源，可以跨越多个CLB。通过这种灵活动态布线的方式，UltraScale FPGA可提供源节点到目的节点的高效传输，改善了运算结果和逻辑运行时间。（2）块存储器资源BRAM。UltraScale FPGA支持不同独立BRAM（块存储器资源）之间存储数据的共享，保留每个BRAM的独立端口。根据逻辑资源使用程度的不同需求，可通过CLK和RST控制垂直相邻的BRAM的读写，可灵活拓展FIFO和内存阵列的深度、大小，节约FPGA运行功耗。2 高速以太网通信结构以太网系统的典型结构图如图1所示。0 引言随着通信技术的高速发展，航空电子网络设备对于网络带宽要求日益增加。传统网卡架构中，CPU依靠嵌入式操作系统处理DMA中断请求，发起相应网络协议栈，处理通信数据缓冲信息。DPDK利用轮询方式访问通信缓冲数据，虽然规避了主机中断，降低软件开销，但对于网络I/0带宽的改善没有起到本质性帮助。近年出现的智能网卡硬件架构，将原本接口总线与存储带宽匹配的侧重点，转移至网络I/0带宽匹配，该结构依赖于网卡硬件可提供良好、稳定的超万兆级高速以太网通信1。针对当前网卡不断迭代的数据大带宽与数据大容量需求，高速以太网的电路设计无法沿用传统百兆级的设计方法，对超高速以太网的硬件设计进行验证与仿真具有重要意义2。本文以UltraScale系列FPGA为例，分析了高速以太网的IP核架构，针对网卡高速以太网电路的具体设计要求，对UltraScale的高速接口电路进行原理设计与EDA实现，最后进行高速信号完整性仿真与验证。1 Ultrascale FPGA Ultrascale系列FPGA采用20nm的制作工艺，可支持数百Gb级的速率带宽。内部集成BRAM75.9Mb，逻辑单元2586K，集成9个100G以太网MAC，支持76个作者简介：崔钟允，中国航空工业集团公司西安航空计算技术研究所，硕士；研究方向：机载通信技术。收稿日期：2023-01-16；修回日期：2023-02-12。摘要：阐述UltraScale FPGA高速以太网接口的硬件设计要求，高速以太网接口的硬件设计，根据10G以太网信号完整性要求进行高速信号仿真。探讨信号完整性仿真，优化高速信号PCB设计。关键词：高速接口，FPGA，通信网络。中图分类号：TN911文章编号：1000-0755(2023)02-0034-03文献引用格式：崔钟允,姬利.基于UltraScaleFPGA的高速以太网接口设计与验证J.电子技术,2023,52(02):34-36.基于UltraScaleFPGA的高速以太网接口设计与验证崔钟允，姬利(中国航空工业集团公司西安航空计算技术研究所，陕西 710068)Abstract This paper describes the hardware design requirements of the UltraScale FPGA high-speed Ethernet interface,the hardware design of the high-speed Ethernet interface,and the high-speed signal simulation according to the 10G Ethernet signal integrity requirements.It discusses signal integrity simulation and optimizes high-speed signal PCB design.Index Terms high-speed interface,FPGA,communication network.Design and Verification of High-speed Ethernet Interface Based on UltraScale FPGACUI Zhongyun,JI Li(AVIC Xian Institute of Aeronautical Computing Technology,Shaanxi 710068,China.）电子技术 第 52 卷 第 2 期（总第 555 期）2023 年 2 月 35Electronics 电子学以太网接口的PMA、PCS和MAC的部分一般采用IP核实现逻辑设计。使用光模块实现PMD子层，完成光电转换。2.1 10G以太网IP核FPGA厂家Xilinx提供的10G以太网IP核，基于IEEE Standard 802.3-2012以太网标准。支持10G光背板的自动协商、链路训练与前向纠错，可支持巨帧和VLAN，具有独立的TX和RX的最大传输单元帧长度。10G Ethernet Subsystem结构框图如图2。10GEthernetSubsystem系统主要由物理媒介适配层（PMA）、物理编码子层（PCS）、10Gbs以太网MAC组成。PMA和PCS构成以太网PHY层，可同步支持（CSMA/CD）信道协议，提供10GBASE-KR(光背板)和10GBASE-R(光模块)两种物理接口。2.2 以太网MAC以太网MAC通过AXI4-Stream 接口完成对上层用户负载数据的传输，与MDIO管理接口之间利用AXI4-Lite接口完成协议转换，支持顶层用户对PHY层的标准化配置。在以太网MAC内部，具备流量控制模块，实现802.3或802.1Qbb优先级流量控制。拥有发送和接受控制引擎，实现填充帧间隙、错误帧校验和编解码的功能。可支持访问MAC内部寄存器的AXI4-Lite接口。利用64位XGMII在以太网PHY和以太网MAC之间完成通信，同步支持IEEEStd1588-2008协议的高敏感时间戳特性。2.3 以太网PHYPMA和PCS构成以太网PHY层。物理编码子层（PCS）用于实现数据在端口侧的编码、解码，同时处理多冗余通道的信息。物理媒介适配层（PMA）主要进行串并、并串转换，串行数据的发送、数据时钟的提取。从逻辑侧发送数据时，物理编码子层对数据进行64B/66B编码，物理媒介适配层为数据提供并串转换，发送串行数据到物理端口，并实时监测发送链路。从物理端口侧接收数据时，物理媒介适配层将接收到的以太网信号进行串并转换、bit同步，物理编码子层对于从物理媒介适配层接收到的数据进行64B/66B解码、块同步、解扰码、弹性缓存等。利用Xilinx提供的ibertIP核，可以对以太网回路进行上板验证，确定通信接口的性能状态。内环测试分为近端环回和远端环回功能，作为外部光通道测试的基础。PMA近端回环，用于测试IP核内部自回环；PMA远端回环，用于将接收到的远端10GPHY发送的数据在PMA层直接回环发送给远端10GPHY，而不经过本地的PCS层。3 硬件电路设计本设计中高速以太网的通信通道，主要由FPGA芯片、4通道光收发一体模块、时钟电路、电源电路组成。如图3所示。FPGA可支持76个GTY接口，每个接口最高速率可达32.75Gb/s。支持PClExpress1.0/2.0/3.0、10GBASE-R/KR、SATA与RapidIO等通信接口协议。一对收发全双工的以太网差分信号自GTY端口引出，经降低噪声的AC耦合电容至PCB上的光电收发模块，构成完整的最小单元通道，为一个网卡节点。根据光路通道需求与逻辑资源上限，可适当扩展差分对数。3.1 时钟电路设计每个GTY的QUAD支持两路参考时钟输入通道，采用IBUFDS_GTE4作为GTYBANK的差分缓冲器。测试验证中，通过例化IP核时选择实际使用的时钟通道管脚，来确定当前所需网卡的通信带宽。时钟电路设计中利用一片差分晶振为GTY提供时钟，AC耦合电容采用0.01F。3.2 电源电路设计GTY的供电电源有3种，0.9V的MGTAVCC、1.2V的MGTAVT、1.8V的MGTVCCAUX。MGTAVCC为内部模拟电路提供模拟电源，包括内部PLL、发射和接收器的模拟电源。MGTAVTT是发射器和接收器的模拟电源。模拟信号对电源的纹波噪声比较敏感，纹波噪声大时极易影响GTY的正常工作。若采用开关电源芯片，需选择具备快速瞬态响应状态，且具备软启动控制上电时序，输出纹波较小的电源芯片选型，可满足GTY供电电源的设计需求。MGTAVTTRCAL管脚为端接电阻校准电路的偏置电流源。MGTRREF为端接电阻校准电路的电阻输入引脚。所有GTY通道共用一个端接电阻校准电路，参图1 以太网系统的典型结构图图2 10G Ethernet Subsystem结构框图图3 高速以太网接口结构36 电子技术 第 52 卷 第 2 期（总第 555 期）2023 年 2 月Electronics 电子学考电路如图4所示。为了消除端接电阻到以上两个FPGA管脚的电源压降差，需要确保端接电阻到FPGA上MGTAVTTRCAL和MGTRREF的步线等长3。4 PCB 设计需求支持高速差分信号的走线以100差分阻抗而设计的。为了实现阻抗控制，有以下典型高速以太网PCB设计需求：（1）对内等长。一对高速差分信号对内，为了保持信号同步需要严格控制走线等长设计。出于高速以太网的信号完整性考虑，布线时同时需考虑差分对的阻抗控制4。（2）背钻。当信号速率大于10GHz，任何stub都会对高速信号完整性带来潜在风险，会给信号带来反射，影响阻抗匹配结果。板卡日益小型化趋势下的高速信号，无可避免需要过孔换层，即会产生stub现象。针对高速信号过孔产生的stub，采用背钻，可有效降低stub的影响。（3）椭圆焊盘。利用长椭圆形反焊盘，可以减少过孔主体与周围内电层边缘之间的过量边缘电容，同时亦可支持信号回流流入对应信号过孔附近的接地过孔，从而减少过量的电感5。5 仿真分析为了确保信号完成性设计，对PCB进行高速信号仿真分析。仿真介电常数设置：DK=3.510GHz，仿真损耗角正切设置：DF=0.0110GHz，根据802.3ap-10GBASE-KR协议，对于10Gbps插损、回损的要求如图5、图6所示。选取一对差分通道作为仿真样本，利用AnsysEMdesktop进行高速以太网信号完整性仿真。该对差分线的插损、回损结果比对如图7、图8所示，此时插损、回损可满足信号完整性要求。6 高速以太网通信验证搭建网卡测试验证环境，通过外部自环可确认高速以太网信号质量的稳定性和信号完整性。Xilinx为高速收发接口GTY提供一种验证方案，利用ibert IP核实现FPGA芯片GTY收发器的板级硬件测试。通过对硬件IBERT进行测试验证，可获取通信通道误码率，通过调节摆幅等参数，获取最优通信质量，为后续通信逻辑开发提供优化约束参数。通过多次实测确认，本高速以太网网卡各端口ibert内部自回环、外环未出现误码，验证了本设计的稳定性和信号完整性。7 结语本文介绍了UltraScale FPGA的高速以太网接口的硬件设计要求，进行高速以太网接口的硬件设计，根据信号完整性要求，进行高速信号仿真。根据信号完整性仿真结果，优化高速信号PCB设计。经过验证，本高速以太网电路可满足设计需求，可以通过自环测试无通信误码，可支持高速以太网网卡接入实际工程，拓展更多后续功能。参考文献1 马潇潇,杨帆,王展,元国军,安学军.智能网卡综述J.计算