基于40nm工艺的高效时钟树优化设计_史冬霞.pdf

dianzi yuanqijian yu xinxijishu 电 子 元 器 件 与 信 息 技 术38|基于40nm工艺的高效时钟树优化设计史冬霞，王淑芬，骆思成中国电子科技集团公司第五十八研究所，江苏无锡，214035摘要：随着集成电路工艺进入先进节点，芯片集成规模越来越大，工作频率越来越高，给IC设计带来了巨大的挑战。本文采用寄存器分时钟域划分，替换工具自动寄存器规划的方法，发现在时钟长度和时钟偏斜等方面都有较大的提升，时钟长度减少了46%，时钟偏斜减少了47%，并有效减少了保持时间的违规，能够满足项目的时序要求。而且与工具自动寄存器规划的方法相比，采用分时钟域寄存器划分，有效解决了绕线拥塞问题，short数量从85减少到5，同时芯片的功耗也降低了20%，有效提高了芯片的性能。关键词：时钟长度；时钟树综合；时序约束；布局布线；功耗中图分类号:TN402文献标志码:ADOI:10.19772/ki.2096-4455.2023.1.009 0引言随着集成电路工艺尺寸的不断缩小，单芯片上集成电路（ASIC）的规模越来越大，已经进入千万门级的量级。IC设计面临越来越多的困难和挑战1。其中时钟树质量的好坏又是数字芯片可以跑多高频率的关键。设计出高性能的时钟网络，是数字后端设计的关键2。本文基于40nm工艺，设计了一个高频数字模块，包含12个250M的时钟，1个260M的时钟。使用Cadence公司布局布线工具，以CCOPT为基础进行物理设计，通过对寄存器进行分时钟域放置，约束寄存器的物理范围，实现了更为合理高效的时钟树，不仅满足了设计需求，降低了功耗，而且解决了绕线拥塞问题，使得芯片的时序、功耗等方面达到更好的设计结果。1时钟树设计方法1.1时钟延时（clock latency）时钟延时是指时钟信号从时钟源到达寄存器或者锁存器时钟端口的时间。比较大的时钟延时会导致功耗增大，而且较长的时钟路径受ocv（onchipvariation）的影响会较大，因此一般希望时钟延时尽量短。1.2时钟偏斜（clock skew）从数字芯片设计的角度，芯片中的理想时钟只存在于行为级，而在经过对时钟树的物理综合之后，时钟树转化为实际传输的时钟，因此有了一定的传输延时。伴随着工艺尺寸的不断缩小，芯片的规模在不断扩大，不同的时钟树网络肯定会存在一定程度的时钟偏斜。时钟信号偏斜是指同一时钟达到各个不同寄存器的时间差，即最大插入延时和最小插入延时之差3。电路时序的好坏取决于时钟的偏移，偏移越大，电路时序越难满足，因此，时钟偏移对芯片的性能和稳定性有重要的影响。本次设计中有15个时钟，较多的时钟使得设计难度显著增加，已基本不可能保证时钟零偏斜。在复杂的时钟结构下，通过设计，实现较短的时钟长度和时钟偏斜是我们本次设计的目标。1.3建立（setup）和保持（hold）时间每个触发器都有其规定的建立和保持时间参数。建立时间是指，有效时钟沿到来之前，数据信号需要提前到达寄存器数据端的时间，从而保证时钟信号跳变沿来临时，寄存器能够采集作者简介：史冬霞，女，汉族，河北石家庄，硕士，工程师，研究方向：集成电路设计。电 子 元 器 件 与 信 息 技 术|39科技前瞻到正确的数据信号。保持时间是指在时钟信号跳变沿到达寄存器时钟端口后，数据信号需要保持不变的时间。进而通过使寄存器数据端的数据信号保持不变，保证寄存器采集到正确的数据值4。具体时序约束如图1所示。图 1建立和保持时间的时序约束图1中FF1是发射寄存器，FF2是接收寄存器，L是发射时钟（launchclock），G是接收时钟（captureclock）。Gmax和Gmin是逻辑路径中最大和最小延时。时钟周期为T，如果要正确采集到数据，建立时间必须满足：（1）保持时间必须满足：（2）从上面的公式可以看出，建立时间与时钟周期密切相关，时钟周期越小，时钟频率越高，建立时间越难满足，就会导致芯片的性能降低；保持时间检查与周期无关，保持时间的修复，需要插入适量的缓冲器和延时单元（delaycell）。2寄存器分时钟域划分2.1时钟树延时时钟信号的起点叫做根节点，时钟信号经过传播到达寄存器的时钟输入端称为叶节点。时钟树综合就是时钟从根节点根据时序约束逐级插入时钟缓冲器（buffer），到达叶节点的过程。时钟树的延时由两部分组成，分别为器件延时（celldelay）和线延时（netdelay）。时钟树的布线一般采用双倍线宽、双倍线间距，布线优于整体版图的布线，因此时钟的线延时相对比较小，器件延时成为影响时钟延时的主要因素5。工具自动寄存器规划方法和本文提出的寄存器分时钟域划分的方法，时钟树的延时对比结果见表1。由表1可以看出，分时钟域设置region进行寄存器划分与传统的工具自动寄存器规划相比，在时钟延时和时钟偏斜等方面都有较大的提升。寄存器分时钟域的结果中，时钟级数变少了，相应的时钟延时也变小了。与工具自动寄存器规划相比，寄存器分时钟域划分的结果中，时钟延时由原来的0.94ns下降为0.505ns，减少了46%，这是因为针对时钟划分时钟域设置region后，各个时钟域的寄存器被约束在一个较小的区域内，而工具自动进行寄存器规划时，寄存器随机交叉放置，物理范围比较大。时钟所需要走的路径变短，时钟级数相应较少，延时减少。从表1还可以看出，寄存器分时钟域划分的时钟树偏斜由原来的0.191ns降低为0.101ns，也比传统的工具自动寄存器规划的时钟树偏斜减少了47%。同时从表1中还可以看出，分时钟域设置region后进行时钟树综合所需要的缓冲器数量远小于工具自动设置区域的数量，这将会很大程度影响芯片的功耗面积。2.2时序仅根据时钟偏斜和时钟树的长度是不能判断设计好坏的，能够更好更快地满足时序约束才是最终的设计目的。表2和表3是传统的工具表 1两种方法下的缓冲器数目及时钟树最大延时、最小延时和 skew方法缓冲器数目时钟树级数250M 时钟最大延时/ns250M 时钟最小延时/ns250M 时钟平均延时/ns时钟的 skew/ns工具自动寄存器规划9233141.0730.8820.940.191寄存器分时钟域划分795560.5460.4450.5050.101dianzi yuanqijian yu xinxijishu 电 子 元 器 件 与 信 息 技 术40|自动寄存器规划和寄存器分时钟域划分的时序结果。表 2两种方法 setupreg2reg 时序报告方法统计模式Reg2reg工具自动寄存器规划WNS/ns-0.147TNS/ns-31.282Violatingpaths477寄存器分时钟域划分WNS/ns-0.102TNS/ns-20.208Violatingpaths313表 3两种方法 holdreg2reg 时序报告方法统计模式Reg2reg工具自动寄存器规划WNS/ns-0.174TNS/ns-12.543Violatingpaths3127寄存器分时钟域划分WNS/ns-0.07TNS/ns-7.240Violatingpaths1897由表2、表3可以看出，与工具自动寄存器规划的结果相比，寄存器分时钟域划分，其setup的时序在整体最差余量（WNS，worstnegativeslack）、余量总和（TNS，totalnegativeslack）和违例路径数量（violating paths）都更好一些，芯片整体时序得到了改善，提高了芯片的性能，这些违例更易修复，芯片可以达到的时钟频率更高。在hold的时序违规上，寄存器分时钟域划分，其寄存器到寄存器的保持时间违例也更小一些。通过时序报可以看出，寄存器分时钟域划分的结果远优于工具自动规划的结果，WNS是工具自动规划的58%，违例路径数量也减少了40%左右，这大大减少了保持时间违规修复的任务，时序修复的迭代次数减少，从而加快了整个设计周期。通过对寄存器进行分时钟域划分，在时钟树的物理实现和时序优化上起到了更好的效果。2.3布线中的短路问题在布线过程中，如果可利用的绕线资源过少，就会发生布线拥塞6。随着芯片规模的不断扩大和工艺水平的提高，布线拥挤的问题越来越突出。原来工具自动放置寄存器时，由于插入的时钟单元过多，优化时序时，某些区域存在大量线网，无法实现100%布通率，从而出现布线拥堵7-8。原来对寄存器未进行规划，工具自动放置，完成布局布线后，short数目高达76个，还有63个drc问题，后期需要调整局部单元的密度，修复short，增加了时序修复的时间。寄存器分时钟域放置后，很好地优化了floorplan的布局，相同时钟域的寄存器放置更加集中，时钟长度缩短，时钟单元减少，前面出现的short减少到了2个，drc问题也随之解决了，加快了芯片的设计时间，提高了芯片的设计质量。2.4功耗随着芯片集成度的提高、芯片功能的强大，使得芯片的功耗急剧上升，严重影响了芯片的可靠性和稳定性。功耗主要由内部功耗、泄露功耗、开关功耗组成。表4是传统的工具自动寄存器规划和寄存器分时钟域划分两种方法功耗结果的对比。由表4可以看到，寄存器分时钟域划分不仅对时序优化有较好的结果，而且对功耗也有显著的改善。这主要是因为时钟信号贯穿了整个芯片的工作过程，同时也是芯片中跳变最快的部分，因此时钟信号的功耗在整个功耗中占据很大比例，由表1已经可以看出寄存器分时钟域划分的方法中，时钟树插入的缓冲器数量少于工具自动寄存器规划的方法，而且前者的时钟树的skew较小，hold值更小，相应修复时序时，需要插入的buffer更少。这些都使得寄存器分时钟域划分的方法功耗明显降低，有效降低了芯片设计功耗，从而保证了芯片的稳定性。与传统的工具自动寄存器规划相比，本文提出的寄存器分时钟域表 4两种方法功耗结果方法内部功耗泄露功耗开关功耗总功耗工具自动寄存器规划2.67W1.68W0.578W4.928W寄存器分时钟域划分2.16W1.4W0.47W4.03W 电 子 元 器 件 与 信 息 技 术|41科技前瞻划分，总功耗降低了18%。3结论本文基于SMIC40nm工艺，设计了一款高频数字电路。这一款电路采用Innovus工具完成时钟树和布局布线设计，在设计过程中，通过对不同寄存器进行分时钟域放置，设置region，约束寄存器的物理范围，实现了更高性能的时钟树设计。与传统的工具自动放置寄存器相比，时钟长度减少了46%，时钟偏斜减少了47%，并且时序违规更小，大大减少了时序修复的任务。同时还有效解决了绕线拥塞问题，完成布线之后，与传统的方法相比，short数量从85减少到5，芯片的功耗也降低了20%。使用本文介绍的方法，有效提高了数字芯片的性能，更好地满足了设计目标和需求。参考文献1 孙一然.面向宽电压的可重构时钟树设计D.南京:东南大学,2020.2 西志华.时钟树有用偏斜优化的高效实现D.长沙:国防科学技术大学,2012.3 殷瑞祥,郭瑢,陈敏.同步数字集成电路设计中的时钟树分析J.汕头大学学报:自然科学版,2005,33(3):75-80.4 陈春章,艾霞,王国雄.数字集成电路物理设计M.北京:科学出版社,2008.5 林晓,于忠臣.时钟树综合中的有效时钟偏移J.空间电子技术,2011,8(1):68-70.6 刘健,杨雨婷,江燕,等.基于28nm工艺的芯片时钟树研究J.电子与封装,2020,20(07):46-49.7 刘春锐,张宏奎,黄旭东,等.一种高效率可重构的CPU验证平台J.电子与封装,2021,21(11):28-33.8 姚进,左玲玲,周晓彬,等.基于0.18mCMOS加固工艺的抗辐射单元库开发J.电子与封装,2021,21(08):68-73.（上接第37页）间数学模型、确定约束条件的流程能够顺利完成基于PSO算法的施工塔吊规划方案数学模型建立，随后通过Matlab编程实现数学模型运算。基于PSO算法的施工塔吊规划方案能够有效节省施工塔吊应用资金，具备应用价值。参考文献1 陈宝春,陈建国,黄素萍.2007-2016年我国在役塔吊安全事故统计分析J.浙江建筑,2018,35(02):32-