GPS基带SoC中软硬协同设计_赵继彬.pdf

第 11 卷 第 1 期 导航定位学报 Vol.11，No.1 2023 年 2 月 Journal of Navigation and Positioning Feb.，2023 引文格式：赵继彬，黄海生，李鑫，等.GPS 基带 SoC 中软硬协同设计J.导航定位学报,2023,11(1):163-169.（ZHAO Jibin,HUANG Haisheng,LI Xin,et al.Software and hardware cooperative design in GPS baseband SoCJ.Journal of Navigation and Positioning,2023,11(1):163-169.）DOI:10.16547/ki.10-1096.20230125.GPS 基带 SoC 中软硬协同设计 赵继彬，黄海生，李 鑫，朱振兴（西安邮电大学 电子工程学院，西安 710121）摘要：针对 ARM 公司的 ARM926EJ-S 型号硬核形式固化处理器构建的全球定位系统（GPS）L1 波段（中心频率为 1 575.42MHz）信号基带处理的片上系统（SoC）功耗高、成本高的问题，提出一种基于 Cortex-M3 开源软核处理器构建的 GPS 基带 SoC 系统，以实现处理器核的系统移植：针对软件实现和硬件实现的特点，完成基带处理的软硬件功能划分与协同设计；硬件部分选用 Cortex-M3 软核和高级微处理器总线架构 2.0（AMBA2.0）片上总线为核心进行基带处理 SoC架构设计，通过修改 ARM 公司提供的总线功能模块的软知识产权核（IP core），构建高级高性能总线（AHB）和外围总线（APB）的总体结构，设计若干符合 AMBA2.0 协议的 IP 核，并完成基带等相关 IP 核的挂接，实现 SoC 系统功能的扩充；软件部分通过 C 语言完成对系统的初始化、启动等相关配置，并编写卫星导航基带电路的特定测试信号，实现软件对基带 IP 的灵活配置。仿真结果表明，该系统能够实现对基带 IP 的灵活配置，满足对器件的低功耗、微集成要求。关键词：Cortex-M3 处理器；微处理器总线架构；片上系统；知识产权核；软硬件协调设计 中图分类号：P228 文献标志码：A 文章编号：2095-4999(2023)01-0163-07 Software and hardware cooperative design in GPS baseband SoC ZHAO Jibin,HUANG Haisheng,LI Xin,ZHU Zhenxing（School of Electronic Engineering,Xian University of Post and Telecommunication,Xian 710121,China）Abstract：Aiming at the problems of high power consumption and high cost of the system on chip(SoC)of the global positioning system(GPS)L1 band(center frequency:1 575.42MHz)signal baseband processing constructed by the ARM926EJ-S hard core solid core processor,a GPS baseband SoC system based on the Cortex-M3 open-source soft core processor planned by ARM DesignStart was proposed to realize the system transplantation of the core:according to the characteristics of software and hardware implementation,the software and hardware function division and collaborative design of baseband processing were completed;in the hardware part,the Cortex-M3 soft core and the advanced microprocessor bus architecture 2.0(AMBA2.0)on-chip bus as the core were selected to carry out the baseband processing SoC architecture design;by modifying the soft intellectual property(IP)core of the bus function module provided by ARM company,the overall structure of advanced high performance bus(AHB)and advanced peripheral bus(APB)bus was constructed,several IP cores conforming to AMBA2.0 protocol were designed,and the connection of baseband and other related IP cores was completed;then the function of SoC system was expanded;meanwhile,in the software part,the initialization and startup of the system were completed by C language,and the specific test signal of the satellite navigation baseband was written to realize the flexible configuration of the baseband IP by the software.Simulational result showed that the system could realize the flexible data configuration of baseband system,and meet the requirements of low power consumption and micro integration of devices.Keywords:Cortex-M3 processor;advanced microcontroller bus architecture;system on chip;intellectual property core;software and hardware cooperative design 收稿日期：2022-09-02 资金项目：陕西省重点研发计划项目（2022GY-011）。第一作者简介：赵继彬（1997），男，山东聊城人，硕士研究生，研究方向为数字集成电路设计。通信作者简介：黄海生（1964），男，陕西榆林人，硕士，教授，研究方向为专用集成电路设计与系统研究。164 导航定位学报 2023 年 2 月 0 引言 实验室原有基带系统处理器使用高速精简处理器（advanced RISC machines，ARM；其中 RISC 是精简指令集计算机（reduced instruction-set computer）的简称）公司的 ARM926EJ-S 型号硬核处理器，系统结构采用 ARM 公司提供的基于高性能总线（advanced high performance bus,AHB）协议的功能模块体系结构，外加全球定位系统（global positioning system,GPS）基带知识产权核（intellectual property core,IP core）。仿真使用 ARM 公司高级微处理器总线架构开发套件中提供的通用模拟 AHB总线功能模型模拟处理器的功能，通过使用特殊命令编写仿真文件，实现读写功能，完成对 GPS 基带IP 寄存器相关配置。该设计原型验证是通过板级对片外总线进行连接，不利于片上系统（system on chip,SoC）小型化和功耗成本的降低1。基于以上分析，研究提出一种处理器软核和总线功能模块软 IP 的集成方案2-3。硬件方面，在原有系统结构上实现处理器内核移植工作，重新构建基于 Cortex-M3 软核的 GPS 基带 SoC，完成只读存储器（read only memory,ROM）、Cortex-M3 软核等相关 IP 的系统集成；软件方面，通过编写 C语言完成对系统的初始化、启动等相关配置，并编写卫星导航基带电路的特定测试信号，实现软件对基带 IP 的灵活配置，并进行调试仿真验证。1 SoC 系统架构 GPS 基带 SoC 结构如图 1 所示，其仿真采用ARM 公司提供的通用文件读取主机模型（file reader master,FRM）模拟处理器的功能。该模型提供 32 位和 64 位数据位宽处理模式。本系统使用了 32 位宽文件读取主机模型（32-bit file reader mster,FileRdMaster32），通过解译仿真文件中特定格式激励文件产生地址、数据、控制信息，直接控制总线活动。处理器功能模型外部通过 AHB 总线接口与外部 AHB 顶层总线系统（AHB Toplevel，图 1 SoC 系统结构 是在ARM公司提供的总线架构上进行开发扩充的系统，其内部包含了基带等相关外设）进行连接。1.1 AHB FRM 模型 在整个系统中通过 ARM公司提供的一个仿真模拟器（FRM）来读取测试文件，将测试的数据发送到总线上，以达到对寄存器控制的目的。该模型有助于模块和系统的验证，无论有没有处理器，FRM 都可以在高级微处理器总线架构（advanced microprocessor bus architecture,AMBA）上运行。FRM 使用寄存器传数据（register transfer level,RTL）代码来描述其逻辑。FileRdMaster32 模型包含 3 个部分：File reader core、AHB-Lite to AHB wrapper、Funnel。File reader core 是模拟处理器模型的内核，其对外接口符合 AHB-Lite 规范协议。通过 File reader core 读入仿真文件并将其解码产生相应的数据、地址、控制信号。该内核支持在数据宽度为 8、16、32 和 64 位时执行所有 AHB 突发类型，在突发传输类型模式下会插入忙碌状态，并且在收到数据后会比较和预期数据的差异，在仿真期间会对数据的差异进行报告。AHB-Lite to AHB wrapper 是 AHB-Lite 总线接口到 AHB 总线接口的转换桥路，实现与外部 AHB总线系统连接。Funnel 是一个数据总线的多路复用器，用于将64 位的总线连接到 32 位从机上，即将 64 位总线上的 32 位传输转换成 32 位总线上的 32 位传输，对于不同位宽数据的传输具有可扩展性。1.2 GPS 基带测试仿真文件 GPS 测试向量主要分为 3 个部分，即寄存器的扫描测试、IP 的功能测试以及错误的检测测试。其初始输入的测试文件基于测试要求，严格按照一定的命令格式编写代码，并生成后缀名为.M2I的文件，该文件具有可视化性，可以编写代码配置验证所有模块寄存器读写的功能，配置 AHB 总线传输模式及控制信号，充分模拟软件，实现真实信号测试。该测试文