2023年学习过程中遇到的版图问题.docx

学习过程中遇到的幅员问题 远距离信号走电流比走电压好 在不得已要远距离拉线时，走电流信号比走电压信号效果要好，电压信号线受到的干扰比电流信号线受到的干扰要大，稍候附图加以补充。 如下列图，假设在幅员上n1和p2相隔比较远，需要走一段比较远的距离，这时候可以有两种选择，一种是将p0，p1，p2画在一起，n1的漏通过长金属连接到p0的源漏，p1p2的栅，这称为电流传送，因为长金属中流过的是电流信号。还有一种，是将n1p0p1画在一起，然后通过一段较长的金属将p0p1的栅和p2的栅连接在一起，这称为电压传输，因为长金属中传送的是电压信号。 假设长金属在传送过程中，均受到线侧壁电容耦合过来的噪声电压，分别用nv1和nv2来模拟，可以看到，电压传送模式中nv2直接影响p2的栅压，使其电流发生变化，而电流传送模式中nv1虽然使得n1的漏电压发生变化，但p0的栅压只跟n1电流有关，p2仍复制n1的电流，受到的影响明显比前一种画法要小。完。 信号线的动静相间 动态信号线，如时钟线，快速变化的数据线如果靠得太近，线与线间的侧壁电容会大于我们的想像，由此电容耦合产生的干扰是比较严重的干扰。如果动态信号线两侧都是静态信号线，甚至是地线，或电源线，它们受到的干扰就会小得多，尤其是两侧用同层金属的地线夹住，会起到明显的保护作用。在条件不允许的情况下，比方地方不够，两边没有方法拉出两根地线，那么尽量做到动态信号线和静态信号线相互交叠的方式走线。比方，一根时钟线，旁边是一根运放的偏置电流线，再旁边是一根动态信号线，再旁边又是一条偏置电流线，这样的效果比时钟线和动态信号线并排走要好。走电流信号比走电压信号更好。 数字模块和模拟模块的电源隔离 数字地和模拟地都连接在衬底上，没有方法做到真正的隔离，唯一可采取的措施在于拉远两者地的距离。数字地的diff都可以打细一些，金属保持足够的宽度，以减少与analog之间的串扰。 电源圈顺序 为保险起见，不管是analog还是digital，电源圈都是地在外，电源在内。 混合信号芯片的电源圈顺序 混合信号集成电路中模拟局部和数字局部都要围两圈电源和地，有时候在数字和模拟之间要再加上一圈地，这样，从数字的core到模拟的core之间一共是隔了五条宽线。按照一般的画法，模拟局部是电源放在内圈，地放在外圈，数字局部也是一样，都是地放在外圈。但是为了使电源和地之间的寄生电容更大，有时候需要这五条宽线的电源地交错出现，因此，电源和地谁在外谁在内也可以作适当调整。但一般来说，是应该地在外圈，电源在内圈。如果对数字局部不放心，可将其多围几圈围得像水桶一样，这样更稳妥。 digital电源线用多宽 se没有电源分析功能，如果用se作pr，电源线的宽度要自己人为估计，是否够用也只能根据经验主观判断，工具也没有方法验证电源的线宽是否够用。因此，对数字pr的线宽有一个根本的概念还是很重要的。根据一般情况，digital局部的电源线宽度约为digital局部总面积的1/20230比较适宜。比方，对于2022umx2022um的数字电路来说，电源线的宽度设为20um就比较适宜，digital局部中间根据需要拉一些strip，strip的宽度可以适当减小一些，比方设为2023um或者8um。对于0.5um工艺，每隔800um设一条strip比较适宜。 这些数据都是比较粗糙的估计，对于具体的工程，就有具体的应对，粗一点细一点都没有太大的影响 cmos工艺中浮阱的处理 为防止沟道调制效应，有些mos管的衬底和源接在一起，如果这时mos的源不在电源或地方，那么衬底需要一个单独的阱，称为浮阱。在我所见的工艺中，整片p衬底是连成一片的，所以浮阱只限于n阱。浮阱需要单独的地围起来，这圈地不能再围其它不同电位的浮阱，稳妥的做法是浮阱边缘n阱以内打一圈nsubstreatering接源极，再在外圈p衬底上打一圈psubstrante接地，之外再打一圈nsubstratering接电源，即形成三圈guardring，这样就最好了。不过在实际工程中，没有做三圈ring的投片回来的东西也没有问题。在不允许的条件下，也可不打三圈ring，但不同电位的浮阱是不能放在同一个gndring中的。 宽metal开槽的两个解释 在0.5um工艺中，金属线宽超过30um，长超过500um中间要求开槽，这是为什么呢。有机械的和电气的两方面的原因。机械方面，金属太宽，生产出来后更容易发生形变，容易“翘〞起来，损坏芯片，这和我们的常识一致，开槽后，金属条局部变细，不容易“翘〞起来。电气方面，宽金属中电流在电流的时候都是趋向在边缘流动的，金属中央的电流小，参考本站转载的“趋肤效应〞一文。因此，开槽后有效增加了电流的流通途径，减少了金属被电子撞断（电迁移）的危险。这个原理也解释为什么金属和金属之间的via要打很多小的via而不是一整片大的via，因为很多个小的via在一起，它们的周长加起来比一个大的via要大得多，有效地导通了电流。 运放幅员的布局有哪些讲究 运放的输入级都用差分形式的，讲究是做好对称和防止外来的干扰。具体做法是做二维的中心对称，在输入管的两侧加好dummy管，在最外围加上厚一点的guardring。对称管的连线比较绕，连线的时候让线从管子的外围绕，尽量不要在中心绕线。因为在中心绕线总要占用一些面积，这样对管就要拉开一些，这样不好。匹配性要求高的管子尽量靠得近一些。如果放大级也用差分形式的电路，那么比照处理。电流偏置的管子单独画在一起，用guardring包起来。用作比较器的运放只对输入级要求较高，其它局部可灵活处理。 数模混合幅员中数字外圈该打substratecon吗 常规的做法应该是打上substratecontact的，因为数字局部内部噪声是最大的，如果这些噪声泄露出来了，会对模拟幅员有比较大的负面影响，把电源地用substratecontact打到阱和衬底上可以把这些噪声都包围在数字幅员内部。但这同样有一个问题，就是数字的地也打到substrate上，模拟的地也打到substrate上，那么数字和模拟的地岂不是接到一块儿了。这是一个值得商量的问题。一般还是建议数字电源和地打substratecontact，还有一个比较 好的做法就是在模拟幅员的周围除了自身的电源地之外还打上额外的一层衬底接触的地，越厚越好，这一圈地什么地方都不接，直接拉到gnd的pad上，这样能更好地防止模拟局部被干扰。 layout空白处esd保护管周围不宜填充mos电容 在幅员工作的后期，会有一些空白处留出，可以填充一些电容来增加电源的洁净程度。如果芯片是corelimited，那么pad与pad之间会空出一些空间，这些空间靠近esd保护管，如果填充值较大的mos电容，那么很容易和esd保护管之间发生latchup，往往这样的空间不够大缺乏以让mos电容和esd保护管之间有足够的距离防止latchup。因此，在esd保护管周围填充电容只能是poly电容，或其它形式的不带diffusion的电容。 幅员中空白处的利用 不可防止地会在幅员中出现空白处，这些空白处如果浪费会非常可惜，一般可以作如下三种处理： 1，打上到地或到电源的接触孔。2，画上电源到地之间的电容。3，添加电源到地的esd保护管。 芯片的sealring简介 sealring很容易和划片糟弄混。划片槽叫scribeline，是把芯片从晶圆上切下来的线，是要实际走刀子的地方，而sealring是围在芯片周围的一圈从衬底到最上层金属全部都打一圈的保护圈。sealring还找不到适宜的中文翻译，它的作用有两个：主要作用是防止芯片在切割的时候的机械损伤，尤其是芯片的四个角一般都不要放重要器件；其次的作用是sealring接地，屏蔽芯片外的干扰。 sealring从衬底（大多数是p衬底，n阱，称为n阱工艺），到pdiff，contact，metal1，mvia，metal2……等等，直到最高层金属，这样芯片中每一层都有一个圈圈拦截，能很好地受到机械和电气保护 sealring问题 sealring中不是所有层次都做，做的层一类是考虑连接，譬如p型注入，cont，met1，via，met2，这些层次使得sealring最终跟上层的地线连接；另一类与scribelane层次一致而且相连接，考虑到尽量减少scribelane的厚度（包括scribelane和sealring外面半圈），譬如pad，comp，这些在工艺中实际上会腐蚀掉厚的场氧化层或者最后的钝化层pad层通常不是加在整个sealring上面的吧，而是沿着sealring的边沿加的，同时在designrule里面可以看到划片道上的pad的区域mask的操作是clear的，也就是说，在工艺中，划片道上面的钝化层是被吃掉的，我个人感觉在sealring上面加pad层是为了在划片时减小崩片和裂片的风险。 sealring上的pad确实只是在靠外边缘很窄的一圈。 幅员中电源线的布局 数模混合芯片中电源的走线分成三类，模拟电路的供电，数字电路的供电，esd保护管的供电。即，模拟局部，数字局部，和pad的esd保护管的电源地都要从pad上分别连接。对于模拟局部幅员，电源和地的连接仍有一些讲究。我个人的做法是：整个模拟幅员外圈围上电源和地，电源在内圈，地在外圈；根据线路的功能，将模拟幅员分成一个一个子块，这些子块的外圈再围上电源和地；功能类似，或不会引起信号干扰的子块放在一起；电源是连接在n阱上的，比衬底要浅，对噪声的吸引效果比地要弱，因此干扰源周围加比较宽的地连接；在空出来的地方根据需要交错加上到电源和地的contact，注意连线的走向和尖角的倒角处理；模拟幅员放到芯片的一角，而不要放在中央用数字局部包围；bandgap中的pnp尽量放在远离数字幅员的地方。 浅谈adc中电阻电容的画法 adc中电阻起到取样作用，对具体值不敏感，因此匹配性比较重要，要保证电阻链上从电源到地的电势均衡分配，在电阻的摆放上面要注意防止工艺梯度造成的影响。最理想的匹配方案是将电阻从上而下摆放好后，采用回形连接的方法，最上面的电阻条串到最下面的电阻条上，然后再往上，串到第二个电阻条上，再往下，串到倒数第二根电阻条上，直到所有电阻条连接完毕，这样的电阻链受工艺梯度的影响最小。这样的连接方式连线较多，比较占面积，如果线路对取样精度要求不高，也可采用简化一点的蛇形连接方式。具体为，将从上至下的电阻条依次连接，再镜像复制这些电阻条，电源和地分别从这两列电阻条的最下方的电阻条连接，其它电平从中间抽取。 adc中的电容值呈金字塔分布，即从最大值电容，到最小值电容依次递减，在画这些电容时，同样要考虑到工艺梯度的影响。可将最小值电容画在中间，值稍大的电容依次围在周围，在最外圈加上dummy电容。这样连接电容最理想地防止了工艺梯度的影响，但在连线上有一些复杂。因为电容上的动态电流很小，因此连接这些电容时，可适当用较细的连线从空隙处连接出来，不必过多考虑连线电阻。 减小drc运行时间的一个小技巧 drc运行的时候，根据幅员图形的复杂程度和单元个数的不同，所用时间不一。图形越复杂，单元个数越多，运行时间越长。因此在调整幅员时，每调整一个细节，有可能要耗上很长的时间来重新运行drc，很大地阻碍了工作的进展。模拟幅员的周边会围上两圈电源和地的环，一是起供电作用，二是吸收周围环境的噪声，因此这两个比较粗的环上面都要打上到衬底和井的contact