基于FPGA的全数字锁相环的设计 通信技术专业.docx

基于FPGA的全数字锁相环的设计 摘 要 伴随当下集成电路体系的迅猛发展， 锁相环当下发展为设计集成电路的主要构成 ，基于此研究其具备显著的现实层面的含义。针对传统类型的锁相环而言，其普遍为数模混合电路，工艺层面其同系统芯片之下的数字电路具备兼容层面的问题，基于此构建同数字电路比较兼容的全数字锁相环（ADPLL）具备一定的价值。构建ADPLL 可应用设计数字电路之中的流程，也就是首先编撰了硬件描述语言，此后综合逻辑，基于此对ADPLL具备极强的可进行移植的属性。 该文章在对锁相环基本原理描述过程中，归纳论述了全数字锁相环下的相关优势，可以了解到对全数字锁相环而言 ，其具备很多的优点，出于具备数字的属性，可以很快的对ADPLL进行捕获，基于此对ADPLL而言，特别需要进行分析和研究。 按照分析全数字锁相环，实现了其主子模块的构建和确定，设定了诸多的子模块，即鉴相器子模块、K变模可逆计数器子模块、脉冲加减器子模块和分频器子模块，以及设定关键参数的程序，融合该设计下的仿真波形细致的论述了数字锁相环的工作环节。最终出于QuartusII仿真平台针对锁相环其在FPGA 中落实波形仿真，其证明构建的锁相环，具备优良的性能，可更好的契合预期成效。 关键词：FPGA；锁相环； 子模块；QuartusII；波形仿真 ABSTRACT With the rapid development of the current integrated circuit system, the phase-locked loop has now evolved into the main component of the design of integrated circuits. Based on this research, it has a significant realistic level. For the traditional type of phase-locked loop, it is generally a digital-analog hybrid circuit. At the process level, it has the compatibility level problem with the digital circuit under the system chip. Based on this, an all-digital phase-locked loop compatible with the digital circuit is constructed. ADPLL) has a certain value. The construction of the ADPLL can be applied to the flow of designing digital circuits, that is, the hardware description language is first compiled, and then the integrated logic is based on the extremely portable nature of the ADPLL. In the process of describing the basic principle of the phase-locked loop, this paper summarizes the related advantages under the all-digital phase-locked loop. It can be understood that for the all-digital phase-locked loop, it has many advantages, for the attribute with numbers. The ADPLL can be captured very quickly, based on which analysis and research is particularly needed for the ADPLL. According to the analysis of the all-digital phase-locked loop, the construction and determination of its main sub-module is realized, and many sub-modules are set, namely the phase detector sub-module, the K-module reversible counter sub-module, the pulse adder-subtracter sub-module and the frequency division. The sub-module, as well as the program for setting key parameters, combines the simulation waveforms of the design to discuss the working phase of the digital phase-locked loop. Finally, the Quartus II simulation platform implements waveform simulation in the FPGA for the phase-locked loop, which proves that the constructed phase-locked loop has excellent performance and can better meet the expected results. Key words: FPGA; phase-locked loop; sub-module; Quartus II; waveform simulation III 目 录 摘要 I Abstract II 第1章 引言 1 1.1 选题的目的意义 1 1.2 国内外研究现状 4 1.3 题目主要设计内容以及章节安排 6 第2章 锁相环电路 7 2.1锁相环的基本工作原理 7 2.1.1 组成框图 7 2.1.2工作原理 8 2.2锁相环的状态分析 9 2.2.1环路的锁定 9 2.2.2环路的捕获状态 9 2.2.3环路的跟踪 10 2.3本章小结 10 第3章 数字锁相环的设计 11 3.1数字锁相环的设计方案 11 3.2 数字鉴相器的设计 12 3.3 K变模可逆计数器的设计 14 3.4 ID计数器的设计 17 3.5N分频器的设计 20 3.6 本章小结 23 第4章 系统设计 24 4.1 编译 24 4.2 仿真 27 4.3 数字锁相环系统电路图 29 4.4 本章小结 32 结束语 33 参考文献 34 致谢 36 附录 37 第1章 引 言 1.1 选题的目的意义 现在社会，下班看电视或在车里听收音机已经是日常休闲项目，让我们体会着锁相环( PLL-Phase-Locked Loop)对人们的日常生活带来的便利。锁相环可以让我们清楚的看到没个频道播放的内容，随意地变换频道,还可以让我们在自驾旅途中听到清晰悦耳的广播。不仅仅在日常生活中有广泛应用，而且还在高科技层面，锁相环具备显著的功效，例如，其可以提取隐藏在噪音之中的游泳信号，进而确保位于有地面之中的接收设备可独具宇宙飞船、卫星等反馈的信息进行接收。当下，锁相环被当作雷达、通信、电子仪器、导航等设备下必要的存在，对锁相技术而言，其当下发展为所有电子信息技术的工作成员需要了解的知识。锁相环可以获得大量的使用，主要是由于 其具备窄带跟踪性能,可落实调解调制 、合成频率、测距测速、同步提取、变换微量频率等。对窄带跟踪性能而言，其具备2个层面的含义：第一为输入信号层面的跟踪性；其二为输入噪声窄带滤波性能。对环路而言，岂可 实现输入信号载频的跟踪，其不但对输入信号载频跟踪，还对由于基带 信号调相（或调频）导致的相位、频率产生的改变。首个为调制跟踪性，其后为载波跟踪性。对载波跟踪过程中不具备稳态频差，在具备高稳定晶体振荡输入信号的情况下，通过锁相环可形成同晶振拥有一样稳定属性的频率各不相同的信号，其为合成频率。环内实现基带信号注入过程中，可实现调角信号的形成，该信号层面的载频稳定度同输入晶振信号具备相同的稳定性，且对载频信号改变，在输入信号是已经进行调信号环节下，通过锁相环对相干载波进行提纯，落实相干解调,可应用锁相环直接的对基带信号进行解调。出于环路拥有窄带滤波特性,针对锁相鉴频器而言，可实现解调门限的拓宽。并且出于锁相环拥有窄带跟踪性，可实现测速测距、同步信号质量均具备较高的精准度。 锁相的概念大约是在1830年提出的，并且迅速地在电子信息工程等领域有了极大的发展。在全数字锁相环之中，针对输出信号而言，对其落实改变相位，并非是进行模拟。出于针对环路部件而言，所有的都是使用数字电路落实 ，基于此将其叫做全数字锁相环。在传统类型的锁相环下，具备鉴相属性的饱和晶体管部件、零点漂移初始校准等相关问题，设计环节，需要诸多外部层面的使用，导致系统不具备平稳的参数，而且芯片实现寄生电容的提高，扩充了中心频率的变化范畴。针对电路而言，其为对电路进行模拟，具备电阻、电容 ，对于该类型的无源器件而言，其需要首先进行设计，耗费了面积，具备很差的可移植属性，但是针对全数字锁相环而言，根本就没有上面的问题。对比传统类型的锁相环而言，其产生错误的概率比较低，主要是出于该类型的锁相环只可具备截止、导通的状态。针对该类型的锁相环而言，其具备全数字类型的电路，不具备无源器件，对比起面积要更加的小，基于此拥有优良的可移植的属性。上面的分析均证明该类型的发展为必然的结果，其也是落实该设计的主要目标[1] 。 下面主要总结出四点FPGA的优点： 性能—利用硬件并行的优势。对于FPGA而言，其突破了顺序落实的方式，在每周期之中可实现更多任务的落实，其运算技能比数字信号处理器（DSP）更好。硬件方面输出、输入（I/ O）主要是为了契合应用层面的需要构建了更加专业化、更快响应的功效。 上市时间——虽然对上市制约的因素比较多，对FPGA技术而言，其拥有快速原型、灵活性较高的技能 。对用户而言，其可对某概念、想法进行测试，且在 硬件下予以验证。不需要对自定制ASIC设计的时间进行等待。其用户可在很短时间内落实FPGA修改和迭代设计，为实现时间的节约 。商用现成（COTS）硬件可构建直接到达用户可进行编程的FPGA芯片下，其I/O具备不同的种类。针对较高等级软件而言，由于其的普及 ，实现了抽象层、曲线学习的降低，且构建有用的IP核（预置功能）处理信号、落实高端控制[3]。 成本—针对自定制ASIC设计而言，其在非经常性工程（NRE）之中的经费比通过FPGA硬件模式形成的经费比较多。针对ASIC设计而言，其历经诸多层面的投资证明对原始设备制造商而言，其每年均需要实现数千芯片运输，但用户诸多需求的为自定义层面的硬件功效，进而落实了开发系统。可编程芯片代表了用户可省却了组装、制造层面的时间和成本。系统需求持续产生改变，但对FPGA设计形成的费用进行改变，对比ASCI而言，特别的不值得一提[4]。 稳定性—软件构建了环境优良的变成体系，针对FPGA电路而言其为落实编程“硬”执行的环节。出于处理器的系统通常涵盖了诸多抽象层，可在诸多进程下落实资源的 共享，任务的规划。驱动层